корка AXI Interconnect Опции

[cnn2]

Не моделируется корка AXI Interconnect в modelsime
Все выходные порты в состоянии U
Подскажите в чем дело?

Сообщение отредактировал cnn2 - Jun 25 2012, 05:06

[cnn2]

Спасибо за содействие!
Нет, ну конечно частоту основную я подаю, и резет, активный 0 ставлю в 1, а далее
я предполагаю, что выходы то будь то данные, или готовность для записи адреса s00_axi_awready
если не ошибаюсь, должны быть в определенном состоянии, а не в U
просто я попробовал перед этим сделать память с интерфейсом AXI, там все как ожидается