Группа: Свой
Сообщений: 135
Регистрация: 8-01-12
Из: Беларусь
Пользователь №: 69 226
В проекте использую синхронный сброс. В каждый модуль проекта добавлен регистр для этого сигнала - таким образом пытаюсь уменьшить длину провода (проект большой). Но просматривая результат P&R в FPGA Editor-е не вижу внутренних сигналов сброса модулей. Такое впечатление, что ISE посмотрел, что сигналы схожи и использует один регистр, а от него разводит сигналы сброса в модули, так что времянка не выполняется. Как правильно бороться с этой проблемой?
Группа: Свой
Сообщений: 135
Регистрация: 8-01-12
Из: Беларусь
Пользователь №: 69 226
2 Mad_max: Регистр тактируется цепью, на которой задан констрейн и он автоматически пересчитывается. 2 andrew_b: Может быть действительно так. С ходу не подскажите как это сделать? И вообще если мне не важна последовательность сброса, как мне правильно разделить эту длинную цепь регистрами? А то она ведь идет через весь кристалл...