Цитата(svedach @ Jul 13 2012, 09:10)

Такое впечатление, что ISE посмотрел, что сигналы схожи и использует один регистр, а от него разводит сигналы сброса в модули, так что времянка не выполняется.
Если синтезируете схему в симплифае, то это и происходит, только ещё на этапе синтеза схемы). Нужно использовать аттрибут syn_hier для того, чтобы ограничить оптимизацию для синтезатора, допустим, в приделах компонента. Тогда эта проблема не возникнет.
Хотя XST, вроде бы, по умолчанию не должен оптимизировать...
А вообще Я именно так и поступаю - ввожу в каждый компонент свой регистр ресета(с переменной шириной), и контролирую, чтобы фэнаут был не больше 80-90. Всё хорошо выходит.