Clock for FPGA Опции

[po_]

Вопрос следующий. Можно ли тактировать ПЛИСину клоком скважностью меньше/больше 2, т.е. не меандром?

[po_]

А почему такой сигнал не может существовать?

Например если использовать вот такой счетчик

сыклон 4. Если был бы 100MHz с 50% скважностью, вопросов не было бы ))

Коэффициент заполнения входного клока PLLек у Сыклонов должен быть 40-60%. ((

Прикрепленные файлы

 hmc394lp4.PDF ( 347.5 килобайт ) Кол-во скачиваний: 22

 

[ViKo]

А почему такой сигнал не может существовать?

Может, в идеале. Вопрос - зачем? Зачем вы создаете себе проблемы? Вы представляете себе спектр такого сигнала? Каким осциллографом вы увидите такой сигнал?
40-60% - вот такой сигнал и используйте. Нет такого - поделите пополам. А из 50 MHz сделаете на PLL хоть 500.