корка AXI Interconnect Опции

[cnn2]

Не моделируется корка AXI Interconnect в modelsime
Все выходные порты в состоянии U
Подскажите в чем дело?

Сообщение отредактировал cnn2 - Jun 25 2012, 05:06

[Kuzmi4]

Чтоб не создавать новую тему отпишусь здесь:
EDK 14.1/14.2 имеет реальную багу для 128-битной шины данных когда SLAVE-ы и MASTER-а на этом кроссе все 128 бит ( во всех случаях был дизайн axi_interconnect(AXI4, 128)+axi_interconnect(AXI4LITE, 32) ):
- При генерации "system_axi_interconnect_0_wrapper.v" имею значния параметра C_S_AXI_DATA_WIDTH все в "20" (32бита), хотя для C_M_AXI_DATA_WIDTH честные "80" (128бит)

Пока вышел из ситуации правкой руками