Цитата(Alex11 @ Aug 17 2012, 23:08)

Сдвиговый регистр с параллельной загрузкой на PECL и FPGA для его загрузки. Если сделать 16 разрядов сдвига, то время загрузки 16 нс уже вполне разумное для средненькой FPGA. Можно, наверное и на одной FPGA, которая имеет встроенный SERDES гигабитный.
Оно-то так... но надо подумать как формировать строб записи.
Если в лоб - надо считать 16 импульсов на 500 MHz.
Чует мое сердце, что можно DDR триггерами в FPGA обойтись.
"Everything should be made as simple as possible, but not simpler." - Albert Einstein