Aurora_8b10b Xilinx, тактовый на INIT_CLK Опции

[Volkov]

Добрый день. Столкнулся со следующей проблемой. Тактового сигнала, кроме как опроного для трансмиттера, на плате нет. чем то нужно сформировать Reset, опрный тактовый сигнал использовать как Init_clk не получается. Может кто то сталкивался с подобной проблемой.

Может быть как то можно вытащить тактовый сигнал из GTP_DUAL?

[Volkov]

Spartan6. Использую IP ядро Aurora8b10b. По примеру example Design построил свою обвязку. Опорный клок через IBUFDS заходит вa Aurora_8b10b. С него выходит GTPCLKOUT. Пытаюсь завести его на BUFG, или на PLL_ADV - проект не трассируется:


WARNING:Par:100 - Design is not completely routed. There are 1 signals that are not
completely routed in this design. See the "ADC_Board.unroutes" file for a list of
all unrouted signals. Check for other warnings in your PAR report that might
indicate why these nets are unroutable. These nets can also be evaluated
in FPGA Editor by selecting "Unrouted Nets" in the List Window.



В Example Design GTPCLKOUT заходит на PLL_ADV. Но эта PLL ресетится, тем ресетом который нужно сформировать, и из за этого неполучается использовать клок этой PLL.