Вопрос к знатокам, по разводке Xilinx Опции

[Evgeny_CD]

FG400 - BGA 1.0 mm 20x20 pins, максимальная "глубина" стороны пинов от края до "центральной поляны", которая GND/VCC - 8 рядов
http://www.xilinx.com/bvdocs/packages/fg400.pdf

Вопрос: если этот корпус разводить на 8-й слойке, то какие нормы зазор/проводник/поясок/дырка необходимы для такой платы?

FG320 - BGA 1.0 mm 18x18 pins, максимальная "глубина" стороны пинов от края до "центральной поляны", которая GND/VCC - 7 рядов
http://www.xilinx.com/bvdocs/packages/fg320.pdf

Вопрос: можно ли этот камень развести на 6-слойке, и нормы для такого случая?

Просто надо оценить стоимость изготовления опытных плат для обоих вариантов камня и принять решение... FG400 предпочтительнее, но вопрос в том, насколько этот вариант будет дороже...

Пока важен именно опытный вариант (таких плат будет несколько).

Камни - XC3S1600E. Каких-то особых требований по разводке (типа диф. пар) нет.

[Evgeny_CD]

Я действительно не совсем коректно поставил вопрос - прощу прощения.

За ug012 большой - там действительно есть ответы на мои вопросы.

Итак, чтобы разводить BGA 1.0 мм, надо иметь следующие нормы:
* внутренний диаметр VIA - 0.3
* наружный диаметр VIA по пояску - 0.61
* толщина проводника - 0.13
* зазор между проводником и наружным краем контактной площадки VIA - 0.13
* на внутренних слоях зазор между проводником и "каналом" VIA (при условии что канал проходит "мимо") получается, насколько я понимаю 0.23

Количество слоев зависит от сложности внешних цепей FPGA. Вот так навскидку мне 8 должно хватить , особенно если каналы грамотно использовать.

Спасибо за помощь!