FG400 - BGA 1.0 mm 20x20 pins, максимальная "глубина" стороны пинов от края до "центральной поляны", которая GND/VCC - 8 рядов
http://www.xilinx.com/bvdocs/packages/fg400.pdf

Вопрос: если этот корпус разводить на 8-й слойке, то какие нормы зазор/проводник/поясок/дырка необходимы для такой платы?

FG320 - BGA 1.0 mm 18x18 pins, максимальная "глубина" стороны пинов от края до "центральной поляны", которая GND/VCC - 7 рядов
http://www.xilinx.com/bvdocs/packages/fg320.pdf

Вопрос: можно ли этот камень развести на 6-слойке, и нормы для такого случая?

Просто надо оценить стоимость изготовления опытных плат для обоих вариантов камня и принять решение... FG400 предпочтительнее, но вопрос в том, насколько этот вариант будет дороже...

Пока важен именно опытный вариант (таких плат будет несколько).

Камни - XC3S1600E. Каких-то особых требований по разводке (типа диф. пар) нет.

Плата DS31256DK сделана на 6слойке. Правда связей там маловато.
Анологичную в данный момент пробую уложить в 4 слоя.

Так что вопрос скорее в количестве связей от XC3S1600E и характера их дальнейшей судьбы

Уточни, сколько слоев отводится под сигналы. 6 и 8 это общее количество?

У Xilinx в документе ug012 есть раздел, посвященный особенностям трассировки ПП под ПЛИС. В нем приведены рекомендуемые технологические нормы, а также варианты трассировки микросхем в корпусах FG456 и FF672 (в 5 сигнальных слоях). Думаю, эти варианты применимы и в Вашем случае, если Вы не задействуете все выводы микросхем.

Я действительно не совсем коректно поставил вопрос - прощу прощения.

За ug012 большой - там действительно есть ответы на мои вопросы.

Итак, чтобы разводить BGA 1.0 мм, надо иметь следующие нормы:
* внутренний диаметр VIA - 0.3
* наружный диаметр VIA по пояску - 0.61
* толщина проводника - 0.13
* зазор между проводником и наружным краем контактной площадки VIA - 0.13
* на внутренних слоях зазор между проводником и "каналом" VIA (при условии что канал проходит "мимо") получается, насколько я понимаю 0.23

Количество слоев зависит от сложности внешних цепей FPGA. Вот так навскидку мне 8 должно хватить , особенно если каналы грамотно использовать.

Спасибо за помощь!

Вчера был на фирме, держал образец в руках
там стоял такой BGA, использовалось около половины выводов поэтому было 4 слоя.
Могут и больше слоев
По требованиям там так:
Итак, чтобы разводить BGA 1.0 мм, надо иметь следующие нормы:
* внутренний диаметр VIA - 0.3
* наружный диаметр VIA по пояску - 0.55
* толщина проводника - 0.1
* зазор между проводником и наружным краем контактной площадки VIA - 0.1
* на внутренних слоях зазор между проводником и "каналом" VIA 0.1

Ну и золочение конечно

Все на тайване. Делают подготовку и триобразца с элетроконтролем
Размер зрительно не помню по деньгам чтото около 600$? не знаю с образцами или нет.
Чем больше слоев тем пропорциально стоимость.
Вроде даже и межслойные (в парах) могут дополнительно делать.

Имел разговор в предверии, что и самому нужно такое
Тоже прицениваюсь

При таких нормах можно два проводника в канале пускать. Это, конечно, сократит число своев.

Вопрос в том, какая стратегия экономически выгодна:
* "авангардная" технология (зазор | доржка | поясок = 0.1), при этом 4 или 6 слоев вместо 8
* "спокойная" технология (зазор, дорожка - 0.13, поясок 0.2) и 8 слоев.

Для сколь-нибудь большой серии "авангардная" стратегия почти наверняка выгоднее. А вот для семплов, по моему мнению, "спокойная" полезнее.

IMHO и по "спокойной" технологии можно развести BGA400 в 6 слоях без особых ухищрений. 2 ряда на слой + GND и Vcc.

Да насколько я понял у них стоимость одна для этих двух приведенных требований к зазорам.
Технология у них такая. Все идет по высшему требованию.

Просто мы привыкли, чем крупнее тем лучше, и еще чтобы достать до любой дорожки и скальпелем прорезать

При условии, что между "каналом" VIA и дорогой на внутр. слоях зазаор может быть 0.13. Обычно делатели печатных плат хотят этот зазор не хуже 0.2.Видимо, при цене 500...600$/заказ им действительно безразлично - производственная линия, судя по всему, и не такое позволяет делать.Да, эти славные времена, похоже, в прошлом

На внутрених слоях в пределе получается VIA(0,2)+2 дорожки(0,16) и 3 зазора(0,16). если VIA(0,3), то соответственно ширина дорожек и зазоров сокращается до 0,14. В любом случае плата пойдет по 5-ому классу.

Вот это не очень понятно...
Если это зазор между проводником и диаметром сверла, то такого не может быть. Там должно быть минимум 0.2 мм от сверла, а никак не 0.1.
Поясните, пожалуйста, что там имеется в виду, что такое "канал" VIA.

http://electronix.ru/forum/index.php?showt...0&gopid=109267&

Кстати, о VIA. Делал на своих платах переходные отверстия 0,45/0,2 для микросхемы в корпусе FG256, один ряд на слой - все прекрасно работает
И если на внутренних слоях меряете зазор от края отверстия, то советую Вам сделать его не менее 0,2-0,3, чтоб брака было поменьше.