Xilinx, синтез DDR3, синтез example design Опции

[troiden]

Пытаюсь оживить DDR3 dual-rank в Kintex, ISE 14.2, корка MIG v1.6 for 7 series. Для начала синтезнул example design, полученный из Coregen'а. И что-то смущает меня 12 с лишним тысяч варнингов в примере. Может, где-то что-то надо подправить в настройках? Никто случаем не занимался данным вопросом?

[troiden]

Железо для отладки вживую еще только в производстве. В функциональной симуляции - работает
Началось всё с того, что в рабочем проекте почему-то при синтезе-имплементе целиком выкинулась отвечающая за чтение часть корки. Вот и пришлось начинать с азов, чтоб понять откуда проблема вылезает.