Цитата(Volkov @ Oct 25 2012, 18:19)
Частота дискретизации входного сигала 112 Мгц. Необходимо понизить до 512 Кгц. Для этого использую четыре дециматора в 7, 5, 5, 1.25 раз. на выходе последнего сигнал( синусоида) искажается - появляется вторая гармоника. Фильтры посчитаны в матлабе, за основу взят equiriple. В качестве дециматора использую ядро Xilinx FIR compiller 5.0
Вот запустил ISE и посмотрел что ядро Xilinx FIR compiller 5.0 умеет децимировать R:=2...1024 раз. Чтобы получить Xilinx FIR compiller 5.0
R:=1.25 вы наверно его отдельно тактировали? Может чтот то тут зарыто?
Понижение частоты дискретизации, Искажение сигнала при дробной децимации
Oct 25 2012, 11:19
