Цитата(BuTeK @ May 5 2006, 20:52)

DO<=DI(15 downto 8), DI(7 downto 0) after 10ns;
конструкция
after НЕСИНТЕЗИРУЕМАЯ.
То есть Вы можете применять ее для поведенческого моделирования и написания testbench,
но синтезатор, который превращает исходник на VHDL в схему из базовых элементов,
конструкцию
after просто игнорирует.
Я не совсем понимаю, что Вы хотите получить от схемы, но писал бы код примерно так:
Код
......
signal EO : std_logic;
signal Write_Hi : std_logic;
......
output: process (clk) --такт с периодом 10 ns
begin
if (clk'event and clk='1')
then
if (EO='1') then
if (Write_Hi='1')
then
DO<=DI(15 downto 8);
else
DO<=DI(7 downto 0);
end if;
else
........
end if;
end if;
end process output;