SRAM+ADC Опции

[poweroff]

Добрый вечер.
Поставили передомной задачу оцифровать сигнал (5МГц). Ранее подобными вещами не занимался(я больше по СВЧ), так что не судите строго
Так вот начинае делать схему, хотелось бы чтоб знающие люди меня проверили.
Вот первое приближение схемы  ________SRAM_ADC.pdf ( 1.11 мегабайт ) Кол-во скачиваний: 220

В схеме счётчики генерируют адресное пространство для SRAM с 1 по 17 бит.Нулевой бит идёт непосредственно от такта, но с задержкой через D7. Чтоб адрес формировался синхронно. Тактируется всё от 40 МГц. К ацп обвязку пока не успел сделать.
D1-D5 74F193PC
D6 CY7C1041CV33
D8 AD9224
D7 логический элемент "И", пока не выбрал.
Очень интересует, правильно ли я создаю адрес.
Спасибо.

[Victor®]

Добрый вечер.
Поставили передомной задачу оцифровать сигнал (5МГц). Ранее подобными вещами не занимался(я больше по СВЧ), так что не судите строго
Так вот начинае делать схему, хотелось бы чтоб знающие люди меня проверили.
Вот первое приближение схемы  ________SRAM_ADC.pdf ( 1.11 мегабайт ) Кол-во скачиваний: 220

В схеме счётчики генерируют адресное пространство для SRAM с 1 по 17 бит.Нулевой бит идёт непосредственно от такта, но с задержкой через D7. Чтоб адрес формировался синхронно. Тактируется всё от 40 МГц. К ацп обвязку пока не успел сделать.
D1-D5 74F193PC
D6 CY7C1041CV33
D8 AD9224
D7 логический элемент "И", пока не выбрал.
Очень интересует, правильно ли я создаю адрес.
Спасибо.

Рекомендую пообщаться со знакомым "FPGA designer"

[Lmx2315]

Рекомендую пообщаться со знакомым "FPGA designer"

+1
т.с. надо обратить внимание на ПЛИС и тем решить проблему с логикой.

Поставте связку ацп - плис - срам , связка дуракоустойчивая и гибкая.