Вопрос по MIGу Xilinx, Разрядность шины данных Опции

[TRILLER]

Здравствуйте.
Возникла необходимость собрать DDR3 на BGA компонентах, не используя SODIMM. Реализовать решили на компонентах MT41J256M16(шина данных 16 бит).
Так вот МИГ позволяет выбрать для реализации разрядность шины 72! бита.
Вопрос в том, как такое возможно, что общая шина может быть не кратна шине одного компонента? Это сколько, получается, компонентов ставит - 4 или 5?
Ну а если задать 80, то вроде бы всё должно быть хорошо, однако тогда появляется ограничение по частоте в 330 МГц. И компонет же не TwinDie. Как так?
Если кто-нибудь знает или может подсказать, где посмотреть - буду благодарен.

[TRILLER]

Как я понимаю, ECC осуществляет вычисление некой контройльной суммы, которая позваляет исправить 1(не важно) бит данных. Эта контрольная сумма(8 бит) записывается в память вместье с данными(64 бит) - выходит шина в 72 бита. Таким образом, не используя контрольную сумму мы можем все 72 бита отдать под данные, я прав? Но вопрос ведь в том, как ФИЗИЧЕСКИ подключить мои компоненты к этой шине? 72 на 16 никак не делится..(