реклама на сайте
подробности

 
 
> Источник импульсов
Vehfl
сообщение Dec 27 2012, 11:37
Сообщение #1





Группа: Участник
Сообщений: 14
Регистрация: 9-11-12
Пользователь №: 74 305



Не опытен в разработки на ПЛИС и поэтому прошу совета.

Мне нужно разработать источник импульсов такого вида:

Прямоугольный импульс длится время t, следующий такой импульс появляется через 19*t. t=6 нс.



Пытался сделать такой генератор с помощью блоков System Generator в Simulink.



Блок counter считывает содержимое памяти (вектор 100000000000000000000) с заданной частотой. Импульсы выводил на пин.
После загрузки получившейся прошивки на плату измерительный прибор показывает не то что надо.

Возможно я не правильно реализую то, что мне нужно? Или может выводить на пин не целесообразно? Как лучше сделать такой генератор?

Сообщение отредактировал Vehfl - Dec 27 2012, 11:40
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Vacik
сообщение Dec 27 2012, 12:23
Сообщение #2


Участник
*

Группа: Участник
Сообщений: 47
Регистрация: 2-10-10
Из: Москва
Пользователь №: 59 883



Привет!

А тактовая какая?
Если 6 нс, то могу написать модулек на VHDL.

Код
----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date:    16:38:07 12/27/2012
-- Design Name:
-- Module Name:    Generator_1_19 - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Generator_1_19 is
    Port ( clk : in  STD_LOGIC;
           dann_out : out  STD_LOGIC);
end Generator_1_19;

architecture Behavioral of Generator_1_19 is
signal reg:std_logic:='0';
signal count:integer range 0 to 20:=0;
begin
dann_out<=reg;
p1:process(clk)
begin
if (clk'event and clk='1') then
    if (count=19) then
        reg<='1';
        count<=0;
    else
        reg<='0';
        count<=count+1;
    end if;
    
end if;
end process;

end Behavioral;


Сообщение отредактировал Vacik - Dec 27 2012, 12:32
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 29th August 2025 - 14:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01342 секунд с 7
ELECTRONIX ©2004-2016