Xilinx MIG 1.7 RLDRAM большая задержка, Баг или фича? Миф или реальность? Опции

[Muscat]

Тема на Xilinx
http://forums.xilinx.com/t5/MIG-Memory-Int...ght/false#M3406

Для тех, кто не понял мой кривой английский -
Есть задача использовать RLDRAM, начал использовать. Но столкнулся с такой проблемой - задумчивость корки нивелирует преимущество RLDRAM.

То есть после подачи команды через user_interface корка думает 80нс,прежде чем сплюнуть команду в память. Память ей шустро отвечает за 20нс, что соответствует ожидаемому и написанному в мануале. А потом корка думает еще 45нс, прежде чем выдать данные наружу.

Веселый цветной скриншот вейформ из Альдека
http://img217.imageshack.us/img217/5656/rldram.png

В результате вместо 20нс имеем 145, что не лезет ни в какие ворота.
Задержка не связана с рефрешем памяти, не зависит от способа адресации - обращаюсь ли я последовательно к разным банкам одного адреса или к одним и тем же банкам разных адресов.

- Корка MIG 1.7
- Память Micron MT49H8M36.
- Моделирование в Aldec 9.1

Доктор, что я делаю не так?

[Bad0512]

Тема на Xilinx
http://forums.xilinx.com/t5/MIG-Memory-Int...ght/false#M3406

Для тех, кто не понял мой кривой английский -
Есть задача использовать RLDRAM, начал использовать. Но столкнулся с такой проблемой - задумчивость корки нивелирует преимущество RLDRAM.

То есть после подачи команды через user_interface корка думает 80нс,прежде чем сплюнуть команду в память. Память ей шустро отвечает за 20нс, что соответствует ожидаемому и написанному в мануале. А потом корка думает еще 45нс, прежде чем выдать данные наружу.

Веселый цветной скриншот вейформ из Альдека
http://img217.imageshack.us/img217/5656/rldram.png

В результате вместо 20нс имеем 145, что не лезет ни в какие ворота.
Задержка не связана с рефрешем памяти, не зависит от способа адресации - обращаюсь ли я последовательно к разным банкам одного адреса или к одним и тем же банкам разных адресов.

- Корка MIG 1.7
- Память Micron MT49H8M36.
- Моделирование в Aldec 9.1

Доктор, что я делаю не так?

В общем всё так и должно быть как на картинке.Не совсем понимаю почему данное обстоятельство "нивелирует преимущество"? Преимущество RLDRAM над (к примеру) обычным SDRAM заключается в том, что при случайно изменяющемся адресе (непредсказуемо) вы будете иметь в среднем те же 21 нС на каждый доступ по времени. Что мешает не дождавшись ответа от предыдущей команды запихать в контроллер следующую?
Наверняка это предусмотрено протоколом корки.