Т триггер в xilinx ISE, не работает Опции

[mi1vus]

Ребята подскажите, как сделать этот триггер на простых И-НЕ, и просимулировать, все проги пишут всякие ошибки
вот например ise, надо в нем сделать но не получается

и двухступенчатый дает тот же результат, в isim видно что выходной сигнал находится в положении между 1 и 0 (or?)


забл сузить вопрос, я думал о том чтобы один из выходов сделать входом на период инициализации и подать на него сигнал,чтобы в дальнейшем от него и плясал триггер, но вот не понимаю я как в Xilinx ISE да и в др. прог. имитации логики, это сделать

[mi1vus]

Спасибо всем, понял что есть встроеный, как раз занялся VHDL только хотелось до конца довести начатое
А что там неправильно, я схему Т триггера из книги брал, подскажите пожелуйста в учебных целях

[Boris_TS]

А что там неправильно, я схему Т триггера из книги брал, подскажите пожелуйста в учебных целях

Ну тогда начнём с аллегории: да тут даже и не скажешь, что неправильного в забивании гантелей (ну или гирей) гвоздей... вроде даже быстро и добротно забиваются, но что-то не то.

Вы выбрали Spartan3e, т.е. FPGA. В этом классе ПЛИС практически нет логических элементов (за исключением фрагментов логики быстрого переноса), зато в наличии имеется широкий спектр статических элементов памяти и мультиплексоров + к этому всему некоторые специализированные аппаратные блоки (выполняющие только узкий спектр действий, но с малыми задержками, например встроенный умножитель). Т.е. вся ваша схема в ПЛИС реализуется на статическом ОЗУ 3-х степеней интеграции (плотности):
1. DFF - 1 бит ОЗУ,
2. LUT4 - 16 бит ОЗУ,
3. Block RAM - 18 Кбит ОЗУ.
Использовать 2/4 LUT для реализации одного триггера, мне представляется нецелесообразным.

Обычно содержимое LUT задаётся при конфигурировании ПЛИС, но в FPGA Xilinx для LUT в SliceM (а их около 1/4 от общего количества Slice'ов) есть возможность изменять оное содержимое, переведя LUT в режим Distributed RAM или Shift Register.

Ну вот, иcходя из этих соображений и проектируйте Ваши схемы и устройства.

ошибочка там на 1 скрине есть, он компилится, но в симулятоне все работает не так как надо, 3 скрин это экран сима
Если кто сообразит как сделать будет круто, из принципа хотелось бы добить

Если очень сильно хочется бодаться именно с асинхронной схемой с обратными связями, то используйте временное моделирование, т.е. моделируйте с учётом задержек в связях и элементах.