Сигнал опорной частоты заводится в FPGA от внешнего синтезатора, непосредственно на PLL FPGA, формирующую нужную сетку частот. Недавно наблюдал такую ситуацию : в петлевом фильтре внешнего синтезатора отказал конденсатор, ФАПЧ как говорится "развалилась",это прекрасно было видно осциллографом,а синал Lock внутренней PLL FPGA в это время как ни в чём ни бывало уверенно был в "1". Это как же понимать? Чип EP3C55F484C8.
Спасибо! Но,получается, не только в полосе дело,т.к. осциллографом я вижу не хороший сигнал на другой частоте, а сигнал примерно на нужной частоте но с сумасшедшим джиттером(порядка четверти периода).Как фапча может цепляться за такой сигнал - ума не приложу.
Но,получается, не только в полосе дело,т.к. осциллографом я вижу не хороший сигнал на другой частоте, а сигнал примерно на нужной частоте но с сумасшедшим джиттером(порядка четверти периода).Как фапча может цепляться за такой сигнал - ума не приложу.
Наверное, именно благодаря "дикой" полосе. Успевает отреагировать на быстрое изменение опорной частоты.
Контроль качества опорной частоты
Feb 22 2013, 05:27
Успевает отреагировать на быстрое изменение опорной частоты.
