Сигнал опорной частоты заводится в FPGA от внешнего синтезатора, непосредственно на PLL FPGA, формирующую нужную сетку частот. Недавно наблюдал такую ситуацию : в петлевом фильтре внешнего синтезатора отказал конденсатор, ФАПЧ как говорится "развалилась",это прекрасно было видно осциллографом,а синал Lock внутренней PLL FPGA в это время как ни в чём ни бывало уверенно был в "1". Это как же понимать? Чип EP3C55F484C8.

там полоса захвата дикая

Спасибо!
Но,получается, не только в полосе дело,т.к. осциллографом я вижу не хороший сигнал на другой частоте, а сигнал примерно на нужной частоте но с
сумасшедшим джиттером(порядка четверти периода).Как фапча может цепляться за такой сигнал - ума не приложу.

возможно что еще дело в детекторе захвата, не знаю как он там устроен, но подразумеваю что некий аналог интегрирования фазовой ошибки и сравнения ее с порогами. сигнал с джиттером может дать после усреднения хорошую чиселку %)

Наверное, именно благодаря "дикой" полосе. Успевает отреагировать на быстрое изменение опорной частоты.

Но полоса захвата и полоса фильтра фапч вроде разные вещи.
Ну да ладно,ясно одно что по сигналу Lock нельзя судить о том что частота внешней опоры устаканилась.


Да,очень похоже что так и есть.

Наверное. В данном случае имеется в виду полоса удержания (слежения).