Цитата(dvladim @ Feb 23 2013, 15:12)

Базовая единица сейчас это 4-х входовой LUT плюс триггер (LUT4)
Примерные соотношения таковы:
ALM Altera (как в Stratix II - Stratix IV) = 2.5 * LUT4
ALM Altera (в Stratix V) = 2.65 * LUT4 (двойной комплект триггеров добавляет 6%)
6-ти входовой LUT Xilinx (Spartan 6, Virtex 6) = 1.6 * LUT4 (или 1.8 я точно не помню)
20 system gates = 1 * LUT4
Плюс ко всему нужно учитывать памяти и умножители.
Цитата(iosifk @ Feb 23 2013, 15:20)

И ресурсы интерконнекта...
Для одних проектов критична память, для других - логика, для третьих - интерконнекты.
А потому для разных проектов будут иметь преимущества разные производители, при одинаковом числе эквивалентных триггеров...
И, если пользуетесь фирменными IP, то и это надо сравнивать...
Да, я уже нашел примерно теже данные по FPGA: