Цитата(Victor® @ Apr 19 2013, 17:04)

Так там обратная связь на нижней части схемы.
Это уже не хорошо
Это есть просто триггер.
В одном месте есть нехорошее, для делителей на X.5. Там где инверсный такт объединяется с сигналом B, вырабатываемым по фронту такта. На обычной логике, с инвертором (и задержкой) для тактов, может появиться иголка. На ПЛИС же таблице все равно - прямой такт или инверсный, задержки не будет. Сигнал B появится позже такта. Если, конечно, сами такты не разбегутся намного.