Spartan-6 скоростная двухпортовая память на DDR3 Опции

[Fourier]

Здравствуйте!
Стоит задача спроектировать устройство сбора данных: на борту двухканальный 8-разрядный АЦП с максимальной частотой семплирования 1ГГц, данные должны сохраняться в ОЗУ и с определенной задержкой выдаваться на ЦАПы. АЦП, ЦАПы подобрал, с ПЛИС тоже определился вопрос встал в сохранении данных . Необходима двухпортовая память объемом не менее 8 Мбайт, чистая скорость записи и чтения данных (без учета времени на передачу управляющих команды и т.д.) не менее 2 Гбайт/с.
Есть идея организовать такую память на Spartan-6 XC6SLX75T и памяти DDR3 (например MT41J64M16JT-125). С DDR3 раньше не работал. По документации на MCB у Xilinx фигурирует скорость 800 Mb/s (это я так понимаю максимальная скорость дергания пинами данных), при 16-битной шине пиковая скорость – 12.8 Gb/s. Скорости хорошие, но я так понимаю эффективная скорость значительно ниже. Я планировал взять 4 микросхемы MT41J64M16JT-125 и использовать все 4 MCB XC6SLX75T, при этом одновременно 2 микросхемы работают на запись данных, 2 – на чтение, потом переключаются.
Ряд вопросов к разработчикам с практическими навыками проектирования устройств с DDR3:
- прокомментируйте мои мысли));
- возможно ли на Spartan-6 в реальном времени получить скорость записи/чтения чистых данных 2 Гбайт/с;
- что можете посоветовать для решения моей проблемы.

Заранее спасибо.

Сообщение отредактировал Fourier - May 7 2013, 08:09

[AJIEKCEu]

Пока еще не определился с частотой оцифровки (либо 500МГц на канал, либо 1ГГц на канал) исходя из этого частота общения с АЦП либо 250 МГц либо 500 Мгц. Разрядность шин АЦП либо ADC08D500 (http://www.ti.com/product/adc08d500) либо ADC08D1000 (http://www.ti.com/product/adc08d1000). Два канала по 16 LVDS линий данных.
ЦАП вероятнее всего AD9776A: 2 канала по 12 CMOS сигналов, ориентировочная частота 300 МГц.

После Coregen-а на 4-ре 16-разрядных ddr3 практически осталось два банка по 53 ноги (плюс незначительное количество свободных ног в каждом из банков (3,5,13,19), занятых контроллерами, но думаю, там и так будет не протолкнуться.
У вас же два канала по 16 LVDS = 64 пина, 2 канала по 12 CMOS сигналов = 24, плюс, надо думать, там по паре синхросигналов и там и там - это ещё плюс 6. Это уже 94. А если ещё учесть, что частоты не маленькие - надо будет использовать BUFIO, а соответственно по регионам нельзя произвольно раскидывать...

Короче забивка UserIO у вас будет очень высокая. Не факт, что правильно разведется.
А вам нужен именно 75T? GTP использовать будете? Мне казалось, что без трансиверов - побольше UserIO. Хотя память от этого легче трассироваться не станет...
Попробуйте обойтись тремя памятями. Это ощутимо должно облегчить задачу. Хотя и не гарантирую, что все получится.

--
А как-то странно у вас АЦП и ЦАП на разных частотах.... Вы ЦОС собираетесь внутри ПЛИСа делать?