ПЛИС achronix, нафиг альтеру? Опции

[torik]

Ща пришла рассылка:

http://www.achronix.ru/company/

Кто-нибудь интересовался, сколько это стоит, сколько стоит отладка?

[bogaev_roman]

to holyglory я конечно извиняюсь за
но прочитав в письме про крутость характеристик решил пройти по первой же ссылке и посмотреть хоть какой-то сравнительный анализ, но ничего кроме "наша колбаса на 33% вкуснее" не увидел. Хотя увидел фразу

Изобретение тразистора занова, революция в ПЛИС

, читать и смотреть дальше желание отпало.

[holyglory]

to holyglory я конечно извиняюсь за
но прочитав в письме про крутость характеристик решил пройти по первой же ссылке и посмотреть хоть какой-то сравнительный анализ, но ничего кроме "наша колбаса на 33% вкуснее" не увидел. Хотя увидел фразу , читать и смотреть дальше желание отпало.

Сравнительные анализы скоро будут доступны на сайтах сторонних компаний.

Любой анализ с указанием конкретных конкурирующих платформ может быть воспринят как недобросовестная конкуренция. Особенно это касается тестов производительности. Для любой платформы всегда можно сделать боле выигрышный тест производительности.

За опечатки извиняемся. Больше не повторится.

[Methane]

Сравнительные анализы скоро будут доступны на сайтах сторонних компаний.

Любой анализ с указанием конкретных конкурирующих платформ может быть воспринят как недобросовестная конкуренция. Особенно это касается тестов производительности. Для любой платформы всегда можно сделать боле выигрышный тест производительности.

За опечатки извиняемся. Больше не повторится.

Код

logic [63:0] cnt;
wire div_out;
assign div_out = (cnt==64'h0)?1'b1:1'b0;
always @(posedge clk or negedge rstn)
    begin
      if (rstn == 0)
        begin
         cnt<=64'h0;
        end
      else
        begin
          cnt <= cnt +1;
        end
    end

С какой частотой можно запустить?

[holyglory]

С какой частотой можно запустить?

Код

module clkDivTest #(
   // synopsys template
   parameter T = 1
)
(
   // Port Declarations
   input   wire      i_clk,
   input   wire      i_rst,
   output  wire      o_div
);


// Instances
// HDL Embedded Text Block 1 eb1
// eb1 1

reg [63:0] cnt;
reg r_cmp0;

always @(posedge i_clk or posedge i_rst)
    if (i_rst)
        cnt <=  #T  0;
    else
        cnt <=  #T  cnt + 1;

always @(posedge i_clk)
    r_cmp0  <=  #T  (cnt == 0)  ?   1   :   0;
assign o_div = r_cmp0;


endmodule // clkDivTest

По результатам работы Sinplify почти 593МГц

Код

                     Requested     Estimated     Requested     Estimated                Clock        Clock                
Starting Clock       Frequency     Frequency     Period        Period        Slack      Type         Group                
--------------------------------------------------------------------------------------------------------------------------
clkDivTest|i_clk     804.2 MHz     592.9 MHz     1.244         1.687         -0.443     inferred     Autoconstr_clkgroup_0
================================================================================
==========================================

Результаты разводки будут чуть позже