SOPC система и нарушение по Hold Опции

[Fynjisx]

Собрал систему в SOPC и решил провести TimingAnalyze.
ПЛИС затактирована от внешнего генератора 50MHz. Входной клок clk_0 идет на pll, которое выдает на свой выход pll_c0 частоту 50MHz. От этого выхода затактированы все узлы системы.
Создал .sdc:

CODE

create_clock -period 20.000 -name clk_0 [get_ports {clk_0}]

derive_pll_clocks

При создании Timing Netlist выбрал:
- модель slow corner,
- post map llist,
- Zero IC delays - отмечено.

Далее сгенерил отчеты: Setup и Hold Summary. И сразу получил нарушение по Hold. По Setup вроде нормально.
Как исправить ситуацию не знаю. Подскажите в каком направлении рыть?

Эскизы прикрепленных изображений

 

[vadimuzzz]

выкладывайте весь отчет таймквеста, по этому отрывку ничего не видно.

[Fynjisx]

выкладывайте весь отчет таймквеста, по этому отрывку ничего не видно.

а как его можно сделать полностью на одном листе?

[Stewart Little]

а как его можно сделать полностью на одном листе?

Ищите файл отчета таймквеста в папке Вашего проекта (что-то типа <имя_проекта>.sta.rpt).

[Fynjisx]

Ищите файл отчета таймквеста в папке Вашего проекта (что-то типа <имя_проекта>.sta.rpt).

Спасибо. Нашел. Прикрепляю. Попутный вопрос возник: Стоит ли делать Временной анализ для собранной системы? Что-то я здесь на форуме не встречал людей с подобными вопросами.
Ещё заметил вот что: SOPC Builder сам отчасти собирает файл *.sdc, но в нем нет create_clock. Я дополнительно создал свой *.sdc, в котором прописал:

CODE

create_clock -period 20.000 -name clk_0 [get_ports {clk_0}]

derive_pll_clocks

Прикрепленные файлы

 test_xp1_xp9.sta.rar ( 51.97 килобайт ) Кол-во скачиваний: 8