как определить в какой больше ресурсов в алтера или xilinx Опции

[sergey sva]

Как оценить, в какой микросхеме больше ресурсов в xilinx altera например EP3C10 xc3s500.
Есть какой то механизм оценки?

[Victor®]

Как оценить, в какой микросхеме больше ресурсов в xilinx altera например EP3C10 xc3s500.
Есть какой то механизм оценки?

А почему не посмотреть на Spartan-6 LX9?
По цене он очень конкурентен с xc3s500 (если я ничего не напутал)

Например
http://avnetexpress.avnet.com/store/em/EMC...lyframe_VSE-T11
http://avnetexpress.avnet.com/store/em/EMC...lyframe_VSE-T11

Разница 12 уе в пользу 6-ки (но немного разный спидгрейд - надо сравнивать по даташиту)

[sergey sva]

А почему не посмотреть на Spartan-6 LX9?
По цене он очень конкурентен с xc3s500 (если я ничего не напутал)

Например
http://avnetexpress.avnet.com/store/em/EMC...lyframe_VSE-T11
http://avnetexpress.avnet.com/store/em/EMC...lyframe_VSE-T11

Разница 12 уе в пользу 6-ки (но немного разный спидгрейд - надо сравнивать по даташиту)

У 6 немного меньше Slices , а они почему то (может только у меня) всегда заканчиваются первыми.
Все остальное по 60-40% а проект уже синтезируется. Может кто что посоветует по этому поводу?

[Victor®]

У 6 немного меньше Slices

У 6-ки в одном SLICE 8 триггеров, у 3-ки вроде как 2.

[yes]

У 6-ки в одном SLICE 8 триггеров, у 3-ки вроде как 2.

да 2, то есть slice~=2LE
а по поводу стоимости - удивительно все меняется , полгода назад альтернативы 3s500e не было - они были дешевле 20$ - значит сворачивает их ксайлинс потихоньку...

по логике - результатам синтеза, LX9 вроде получалась немного поменьше, чем 3s500, но так как оно быстрее, то вобщем возможно более сложные проекты запихивать

---------------------

по поводу slice - посмотрите на галки в опциях тула, правильно ли понимаю, что есть только ISE? там есть возможности паковать логику - небольшие, но все-таки

опять же - хороший синтез (Synplify) может улучшить результаты

в ксайлинсах можно конвееры/пайплайны упаковывать в LUT-ы, мне обычно как раз триггеров не хватает, поэтому полезно

---------------------

выбор языка описания verilog|vhdl на ресурсы не влияет. если нет каких-то явных ляпов (это нужно взглянуть на результаты синтеза - нетлист, понять там с непривычки трудно, но может повезет какую-то аномалию на картинках увидеть)