Использование DMA для SPI в STM32F10x, Переполнение - прием не успевает? Опции

[KnightIgor]

Может кто сталкивался.

SPI передает и принимает с использованием DMA.
Очевидно, что для приема надо передавать хоть что-то (суть SPI), что я делаю с помощью двух каналов DMA:
- каналы приема (RX) и передачи (TX) взводятся, при этом в оба загружаются, естественно, одинаковые счетчики.
- толкается DMA TX.
- ожидается завершение DMA RX.

Так вот, иногда (не воспроизводимо и спорадически) из цикла ожидания можно и не выйти, а если прервать, то наблюдается следующее состояние:
- канал TX выплюнул всё (его счетчик 0).
- канал RX еще ждет, т.к. его счетчик равен 1,
- в SPI установлен бит переполнения по приему.

Из этого я делаю вывод, что приемный DMA в какой-то момент не успел выбрать байт из RX, а очередная передача успела напихать ему следующий байт. Я предполагал такую ситуацию, почему и повысил приоритет приемного канала (в экспериментах - даже до максимально возможного) относительно передающего, но спорадически зависание-таки имеет место.

Частота процессора: от 24 до 48MHz (переключаю выше, когда подсоединяется USB), частота SPI1 12MHz или 24MHz соответственно. SPI работает с SPI flash, которая может от 25MHz и выше.

Есть идеи?

[prottoss]

А на какой частоте работает ДМА выясняли?

[KnightIgor]

А на какой частоте работает ДМА выясняли?

Я ее не мерял, но судя по схеме в документации (стр. 90 Doc ID 13902 Rev 12 для STM32F10x) они тактируются частотой AHB, то есть ядра. В моем случае это 24 или 48MHz.

А на <12MHZ работает?

Имеется ввиду SPI? Нет, не понижал. Однако наверняка будет работать стабильней, т.к. частота ошибки растет с увеличением частоты SPI (как я писал, SPI у меня - половина такта процессора). Но понижение частоты - не решение, пока не разобрался с первопричиной.

Думаю, adnega здесь привел самую разумную гипотезу с первоначальной задержкой DMA. Потому и отличие всего в один байт в итоге. Ведь и готовность приема возникает на один SPI такт позже, чем готовность передатчика. То есть, SPI уже начала передачу второго байта, а флаг RXNE только взводится. То есть, при 24MHz SPI остается всего 292нс (7 битов) на то, чтобы вычитать принятый байт, пока он не затерся новым. У меня в системе есть еще другой DMA, который обслуживает ADC. Он тоже на шину лезет, хотя приоритет его и ниже читающего из SPI. Но ведь и на арбитраж время нужно...

Вот походил, подумал о work around. Если изначально загрузить в TX DMA счетчик 1, разрешить прерывание по TC, пихнуть DMA и в прерывании дозагрузить счетчик N-1, то этим можно ввести паузу между первым и последующими байтами.

Сообщение отредактировал KnightIgor - Sep 13 2013, 22:13

[_Pasha]

Думаю, adnega здесь привел самую разумную гипотезу с первоначальной задержкой DMA. Потому и отличие всего в один байт в итоге.

Ага, щаз. Сколько пройдет тактов при передаче байта? Правильно, 16.
Т.е. 4 такта на собсна fetching все-же есть. А пробовали заглушить АЦП-DMA?
ЗЫ я имею ввиду - если толкать DMA таким образом

Код

DMA1_Channel5->CMAR = (uint32_t) buffer + 1;
DMA1_Channel5->CNDTR = size-1;
SPI2->DR = *buffer;
DMA1_Channel5->CCR |= DMA_CCR5_EN;

Сообщение отредактировал _Pasha - Sep 14 2013, 04:24