Синтез в design_vision с использованием parameter, Не синтезирует блоки с parameter Опции

[Djamal]

Всем привет! У меня такой вопрос. Пытаюсь синтезнуть нетлист в Design Vision (2010) для одного проекта, но некоторые модули из него вываливаются т.к в них используются параметры в виде:

Код

module XXX#(
            parameter YYY = `ZZZ,
            ......
            )
            (
            input rst,
            .....
            );

Кто сталкивался с таким? Как побороть такую проблему, желательно без перекраивания кода?

Сообщение отредактировал Djamal - Sep 30 2013, 12:25

[Djamal]

Не-не. `ZZZ задефайнен в отдельном файле, который тоже инклюдится(он заинклюжен).
Таким образом подразумевается что запись типа

Код

`define XXX 'h01

имеет место быть

Немножко поясню. Если я определяю параметры до module, т.е вот так

Код

parameter YYY = `ZZZ,
....
module XXX(
            input [YYY:0] bbb,
            .....
            );

то Design Vision нормально кушает его, но при этом, уже NCVerilog в свою очередь при моделировании начинает ругаться на такое объявление.
А объявить параметры после объявления внешних портов я не могу, т.к эти параметры используются в размерностях шин(input [YYY:0] bbb), и ругаться будет уже на это.

Сообщение отредактировал Djamal - Sep 30 2013, 13:23

[yes]

----
то Design Vision нормально кушает его, но при этом, уже NCVerilog в свою очередь при моделировании начинает ругаться на такое объявление.
А объявить параметры после объявления внешних портов я не могу, т.к эти параметры используются в размерностях шин(input [YYY:0] bbb), и ругаться будет уже на это.

так вам шашечки или ехать

в NCVerilog нужно читать хелп на single compilation unit | multiple compilation unit - проблемы с дефайнами обычно из-за этого