Синтез в design_vision с использованием parameter, Не синтезирует блоки с parameter Опции

[Djamal]

Всем привет! У меня такой вопрос. Пытаюсь синтезнуть нетлист в Design Vision (2010) для одного проекта, но некоторые модули из него вываливаются т.к в них используются параметры в виде:

Код

module XXX#(
            parameter YYY = `ZZZ,
            ......
            )
            (
            input rst,
            .....
            );

Кто сталкивался с таким? Как побороть такую проблему, желательно без перекраивания кода?

Сообщение отредактировал Djamal - Sep 30 2013, 12:25

[Djamal]

Туплю, извините. Черт с ним с ncverilog, еще разок перефразирую суть проблемы: Есть например модуль, в модуле параметризованны размерности входных/выходных шин, соответственно, поэтому, сами параметры мне нужно объявить до объявления внешних портов, но при этом сделать это так, чтобы они остались локальными только для этого блока(т.е вариант объявить их до module - не канает). Поэтому единственный вариант который я вижу - это конструкция вида

Код

module xxx #(
            parameter yyy = 10
            )
            (
            input [yyy:0] bus
            );

Но при этом Design Compiler отказывается синтезировать это . А кокретно ему не нравится объявление параметров в таком виде, т.к если убрать их - то все ок. При этом он даже не ругается толком. Пишет например:

Код

Information: Building the design 'crc16' instantiated from design 'digit' with
        the parameters "|((N%reset%)(N%clk_i%)(N%if_sys_bus_s%I%if_sys_bus%%))". (HDL-193)
Warning: Cannot find the design 'crc16' in the library 'WORK'. (LBR-1)
Warning: Unable to resolve reference 'crc16' in 'digit'. (LINK-5)

Соответственно резонный вопрос: как быть?