проверка LVS Опции

[hi all]

Здравствуйте.
Сравнительно недавно начал работать с virtuoso IC 6.1.5., как 'проверяльщик' использую менторовский calibre. При LVS проверке указывает на ошибку в разном кол-ве портов в layout и source, т.е. проверка не проходит. Если использую опцию Ignore layout and source ports during comparison в LVS Options калибра эта ошибка пропадает и проверка проходит успешно.
Подскажите пожалуйста, возможно ли после второго варианта проверки провести экстракцию паразитов или всё же необходимо исправлять ошибку(так и не разобрался с чем она связана)?
Спасибо.

[Jurenja]

Ну... в вашем логе ошибок нет, только предупреждения (WARNING's). Программа сообщает о том, что перечисленные имена портов в лэйауте не найдены на символе вашего примерчика test, поэтому в экстракции она не сделает их внешними портами. Подозреваю, что вы просто не сделали вида (view) symbol, у вас есть только schematic и layout, ну и после запусков PEX появился вид calibre.
Сделайте для вашей схематики symbol и повторите PEX.

PS. symbol будет нужен для моделирования экстрагированной схемы. Для этого нужно будет создать схему для моделирования - тестбенч. В эту схему нужно добавить вашу схему в виде символа и подключить к ней напряжение питания, внешние сигналы и элементы. По умолчанию для моделирования будет использоваться schematic. Для того чтобы моделировалась экстракция (у вас она будет наверное называться calibre), нужно создать для вашего тестбенча вид config, для этого использовать Hierarchy Editor. В этом редакторе нужно для вашего элемента test заменить вид schematic на вид calibre.