XC6SLX45+DDR2+всякая всячина, CMOS33 -> SSTL_18 Опции

[KSN]

К xc6slx45 подключена SO-DIMM. Один банк полностью отдан под DDR2, соответсвтенно питание банка 1.8V. Сигналы адреса DDR2(16 линий) подключены к другому банку, также к этому банку подключается много еще чего. Соответственно, питание банка 3.3В. Можно обойтись простым резистивным делителем для линий адреса DDR2 (3.3В->1.8V) или что-то "правильнее" требуется?

[KSN]

Как правильно делать - это мы знаем Большинство Reference Design - примеры как подключаются single-chip DDR2, но не SO-DIMM. Использовать FPGA типа Virtex 5 - денег столько нет. Ядро работы с SO-DIMM будет свое, сейчас по согласованию сигналов надо определиться. Решение - колхозное, видел подобный образец, на котором удалось получить скорость 8Гбит. Склоняюсь к варианту: оба банка на 1.8В, а остальную периферию согласовывать по уровню 1.8В.

[ASN]

KSN
Не понимаю, чем MCB не устраивает?
При тактовой частоте DDR2 в 266 МГц и шине 16 бит (к примеру, MT47H32M16) вполне возможно получить Ваши 8Гбит.
И всё штатными средствами (ug388.pdf, table 1-1).
А у XC6SLX45 аппаратных контроллера как минимум 2.
Да и XC6SLX75 не сильно дороже, а у него уже целых 4 MCB (ug388.pdf, table 1-2).
IMHO, использование штатных средств проще и разработка в целом дешевле. Особенно с учётом времени отладки собственного контроллера.

[KSN]

KSN
Не понимаю, чем MCB не устраивает?

Под задачу требуется 4ГБ и это мало - говорят программисты, надо еще больше... Не видел single-chip такого объема, пусть даже 2 или 4шт. Есть опасения, что могут быть проблемы с доступностью singe-chip.

[ASN]

KSN
Стало ещё меньше понятно .
Зачем столько памяти цеплять на медленный интерфейс с FPGA? Программистам всегда мало объёма памяти, недостаточно производительности процессора, низкая пропускная способность периферии.
Соглашусь с m-m. IMHO, лучше поставить нормальный процессор с для работы с таким большим объёмом памяти. Пусть даже он только этим и будет заниматься (эдакий сопроцессор памяти).
Мы опытным путём (к сожалению, набив шишек) пришли к выводу, что с точки зрения уменьшения стоимости разработки для мелкосерийных изделий, лучше не экономить на спичках и стараться использовать штатные решения. Поэтому стараемся разбить задачу на логические части (или уровни обработки) и каждому программисту выделить свой процессор (сопроцессор прикладных задач). А обмен между ними можно сделать и на FPGA. Так им проще отлаживать свои части, а нам проще обеспечить им нормальный механизм обмена (поскольку количество данных между сопроцессорами меньше).
P.S. Опять поддержу m-m - если нетрудно и возможно опишите (о общих чертах) задачу. И Вам, возможно, помогут и мы чему-нибудь научимся.