Загрузка в active serial и режим user i/o для ASDO + nCSO, Квартус не дает делать user I/O при выборе загрузки с EPCS, Cyclone II Опции

[Hoodwin]

Вот какие грабли. Хотел сделать так, чтобы можно было обновлять EPCS4 прямо из EP2C5, в котором живет проект с PCI устройством. Повелся на то, что символ EP2C5 с сайта Альтеры, был нарисован так, что оба сигнала ASDO и nCSO там обозначены просто как user I/O. Когда дошло дело до программирования, то вдруг оказывается, что при выборе в качестве режима конфигурирования active serial пины двойного назначения nCSO и ASDO становятся доступными только на вход. А мне то как раз и надо там иметь выходы, причем именно с тем же смыслом, что и на этапе загрузки.

Два вопроса:
1) Отчего квартус не дает сделать мне там выходы?
2) Можно ли его обмануть? Ну, например, я скажу ему, что режим у меня вовсе не active serial, а какой-нибудь иной, чтобы он разблокировал пины, затем я сделаю sof (или даже pof), воткну его руками в проект прошивки для EPCS4 и залью в EEPROM. Это заработает?

В общем-то неохота лишние "макароны" на плату навешивать, цепляя ASDO и nCSO к резервным I/O.

еще такой вопрос. Сделал совсем простой проект счетчика светодиодом помигать, чтобы проверить первую плату. По JTAG работает, через EEPROM - нет. Причем сама EPCS4 зашивается правильно и проверяется. Сел все проверять по новой, так ничего и не обнаружил такого. От безысходности снял галку "compressed bitstream" в настройках устройства. И без нее все работает. Что это такое? Что-то я раньше не замечал, чтобы сжатие битстрима приводило к отказу загрузки. Скорость DCLK выбрана медленная.

Сообщение отредактировал Hoodwin - Nov 21 2013, 21:52

[Hoodwin]

Хм. Тут вопрос уперся в то, что для работы с EPCS через родные ножки AS нужно какой-то стандартный кор использовать, или это все же можно делать в общем виде? Я вот гляжу в Embedded Peripherals IP User Guide, там написано про необходимость каких то настроек на уровне устройства:

The Altera EPCS configuration device connects to the FPGA through dedicated pins
on the FPGA, not through general-purpose I/O pins. In all Altera device families
except Cyclone III and Cyclone IV, the EPCS serial flash controller core does not create
any I/O ports on the top-level SOPC Builder system module. If the EPCS device and
the FPGA are wired together on a board for configuration using the EPCS device (in
other words, active serial configuration mode), no further connection is necessary
between the EPCS serial flash controller core and the EPCS device.

Perform the following tasks in
the Quartus® II software to make the necessary pin assignments:
■ On the Dual-purpose pins page (Assignments > Devices > Device and Pin
Options), ensure that the following pins are assigned to the respective values:
■ Data[0] = Use as regular I/O
■ Data[1] = Use as regularr I/O
■ DCLK = Use as regular I/O
■ FLASH_nCE/nCS0 = Use as regular I/O

Что-то я не наблюдаю пока никаких намеков на настроки Data[0] и DCLK. При попытке добавить их в проект, оно ругается:
Error: Can't place multiple pins assigned to pin location Pin_1 (IOC_X0_Y13_N0)
Info: Pin cfg_sdo is assigned to pin location Pin_1 (IOC_X0_Y13_N0)
Info: Pin ~ASDO~ is assigned to pin location Pin_1 (IOC_X0_Y13_N0)
Error: Can't place multiple pins assigned to pin location Pin_2 (IOC_X0_Y13_N1)
Info: Pin cfg_cs is assigned to pin location Pin_2 (IOC_X0_Y13_N1)
Info: Pin ~nCSO~ is assigned to pin location Pin_2 (IOC_X0_Y13_N1)
Error: Can't place multiple pins assigned to pin location Pin_108 (IOC_X28_Y2_N0)
Info: Pin com3_rts is assigned to pin location Pin_108 (IOC_X28_Y2_N0)
Info: Pin ~LVDS41p/nCEO~ is assigned to pin location Pin_108 (IOC_X28_Y2_N0)
Error: Can't place multiple pins assigned to pin location Pin_206 (IOC_X1_Y14_N1)
Info: Pin prst is assigned to pin location Pin_206 (IOC_X1_Y14_N1)
Info: Pin ~LVDS11n/DEV_CLRn~ is assigned to pin location Pin_206 (IOC_X1_Y14_N1)