реклама на сайте
подробности

 
 
> Не моделируется ALTPLL в Modelsim, Проект в QuartusII/ Verilog
Yuva
сообщение Dec 5 2013, 12:32
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 17
Регистрация: 21-09-11
Пользователь №: 67 310



Все привет!
Может кто сталкивался с такой проблемой. Прошу поделиться ее решением.
В Modelsim все входные сигналы PLL отображаются (зеленые), все выходные - красные, xxx. Что делать?

Сообщение отредактировал Yuva - Dec 5 2013, 12:34
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Yuva
сообщение Dec 6 2013, 06:05
Сообщение #2


Участник
*

Группа: Участник
Сообщений: 17
Регистрация: 21-09-11
Пользователь №: 67 310



`timescale 1 us/ 1 us
module test_chmod_vlg_tst();

reg inclk;
//////////////////////
wire out;
//////////////////////////////////
test_chmod i1
(
.inclk(inclk),
.out(out)
);
initial
begin
inclk = 0;
$display("Running testbench");
end

always
begin
#25 inclk = !inclk;
end
endmodule

Симулирую частоту 50 MHz. На выходе пытаюсь получить две частоты: 6,144 МHz и 3,072 MHz. Использую EDA RTL simulation.
Когда в timescale меняю наносекунды на пикосекунды, ФАПЧ через несколько периодов частоты начинает работать.
Насчет документации, Спасибо!

Цитата(bogaev_roman @ Dec 5 2013, 17:32) *
частота появляется после поднятия сигнала locked - он у Вас в каком состоянии?

Сброса нет. В ФАПЧ только 1 входной сигнал - такт и 2 выходных - тоже такты

Не. что то все равно не так. Уже 50000 мкс промоделировано, а ФАПЧ так и не запустился
Go to the top of the page
 
+Quote Post
Full41
сообщение Dec 6 2013, 07:55
Сообщение #3


Местный
***

Группа: Свой
Сообщений: 309
Регистрация: 31-03-08
Из: САНКТ-ПЕТЕРБУРГ
Пользователь №: 36 375



Цитата(Yuva @ Dec 6 2013, 10:05) *
`timescale 1 us/ 1 us
module test_chmod_vlg_tst();

reg inclk;
//////////////////////
wire out;
//////////////////////////////////
test_chmod i1
(
.inclk(inclk),
.out(out)
);
initial
begin
inclk = 0;
$display("Running testbench");
end

always
begin
#25 inclk = !inclk;
end
endmodule

Симулирую частоту 50 MHz. На выходе пытаюсь получить две частоты: 6,144 МHz и 3,072 MHz. Использую EDA RTL simulation.
Когда в timescale меняю наносекунды на пикосекунды, ФАПЧ через несколько периодов частоты начинает работать.
Насчет документации, Спасибо!


Сброса нет. В ФАПЧ только 1 входной сигнал - такт и 2 выходных - тоже такты

Не. что то все равно не так. Уже 50000 мкс промоделировано, а ФАПЧ так и не запустился


Попробуйте заменить `timescale 1 us/ 1 us на `timescale 1 ns/ 1 ps
Go to the top of the page
 
+Quote Post
Yuva
сообщение Dec 6 2013, 08:19
Сообщение #4


Участник
*

Группа: Участник
Сообщений: 17
Регистрация: 21-09-11
Пользователь №: 67 310



Цитата(Full41 @ Dec 6 2013, 11:55) *
Попробуйте заменить `timescale 1 us/ 1 us на `timescale 1 ns/ 1 ps

ФАПЧ запустился. Только это же не 50 Мгц получается, а 50 ГГЦ. Почему он вообще запустился, когда настроен на 50 МГц?

Сообщение отредактировал Yuva - Dec 6 2013, 08:20
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 03:17
Рейтинг@Mail.ru


Страница сгенерированна за 0.01755 секунд с 7
ELECTRONIX ©2004-2016