Управление фазой низкочастотного сигнала., Virtex Опции

[Intekus]

Xilinx Virtex 5. Задача: создать 2 сигнала 10 МГц и 5 МГц с возможностью менять их взаимную фазу (произвольно, или, хотя бы, ступенчато) в процессе работы. Какой относительно какого сдвигать - без разницы. Внутри ПЛИС переходы между доменами данных частот осуществляются через синхронизаторы.

Идеально - менять фазу без перерывов в тактовых. Так что вариант динамического реконфигурирования PLL/DCM ("останов-реконфигурирование-пуск") - нежелателен.
С учётом того, что обе частоты будут, в том числе, выводиться из ПЛИС наружу - после разводки и до начала экспериментов по сдвигу фаз тактовых порождающие их PLL/DCM нужно закрепить - верно?
Динамический сдвиг фазы DCM ограничен 10 нс, что много меньше периода, в PLL динамического сдвига фазы нет (только реконфигурирование). Каковы плюсы и минусы расширения диапазона регулировки DCM добавлением на его вход линии задержки на триггерах, тактируемых, допустим, 200 МГц? Разводку предполагается закрепить, неравномерность задержек между триггерами роли для экспериментов не играет.
Кроме того: минимальная входная частота DCM - 32 МГц, если только не использовать один лишь CLKFX; а использовать только него можно лишь при условии отсутствия обратной связи. Есть ли в работе без обратной связи какие-то минусы? Делить на DCM входную частоту (например 100 МГц) не хочется, так как в этом случае (как я понимаю) фаза выходных (допустим) 5 МГц, относительно 10 (созданных из исходных 100 МГц на расположенной рядом PLL) окажется непредсказуема от запуска к запуску. При этом существует требование воспроизводимости сдвига фаз при включении устройства, при пересборке проекта, а также при переносе прошивки на другой экземпляр устройства.

Прошу ответов на вопросы и/или общего совета, как решить исходную задачу.

[SM]

А зачем вообще такая тяжелая артиллерия? DCM, реконфигурация... Это банальными счетчиками и триггерами делается (если именно СОЗДАТЬ оба клока надо)

Сделайте два делителя (т.е. счетчика), запустите их на максимальной частоте, какую они потянут (200+ МГц), ну и чтобы она делилась на N для получения 10 МГц, и 2N для 5 МГц. А дальше управляйте начальным значением счетчика одного из делителей (при переходе через ноль другого, более низкочастотного, с фиксированной начальной фазой). При этом можете добавить доп. логики, чтобы резкие изменения никогда не вызывали слишком коротких импульсов, чтобы такие импульсы бланкировались.

Вот и получите N шагов фазы, чем на большей частоте запустите делители, тем больше шагов. Если такая точность задания фаз устраивает, то это схемка на десяток строк описания.

Только не забудьте пропустить выходной сигнал через триггер (если он не им формируется, а логикой), чтобы его качество соответствовало требованиям к клоку (отсутствие глитчей из-за лог. гонок)

[Intekus]

Благодарю за совет!

А зачем вообще такая тяжелая артиллерия? DCM, реконфигурация...
Если такая точность задания фаз устраивает, то это схемка на десяток строк описания.

Пока не понятно, устраивает ли; априори же хочется побооольше
Если дополнить на выходе предложенный Вами вариант DCM'ом, работающим без обратной связи - есть ли при этом какие-нибудь "подводные камни"?

Это банальными счетчиками и триггерами делается (если именно СОЗДАТЬ оба клока надо)

Да, создавать придётся, входной тактовый - другой частоты.

При этом существует требование воспроизводимости сдвига фаз при включении устройства, при пересборке проекта, а также при переносе прошивки на другой экземпляр устройства.

С учётом этого всю логику формирования тактовых всё-таки необходимо будет после разводки закрепить?

[SM]

С учётом этого всю логику формирования тактовых всё-таки необходимо будет после разводки закрепить?

Только выходные триггеры (2 штуки для двух клоков), где нибудь рядом с местонахождением bufg, чтобы [почти]напрямую разводилось

Насчет DCM - он там лишний, получите все прелести разбросов по PVT - никакой повторяемости. Лучше поставьте микруху грейдом повыше, и сделайте входную частоту делителя повыше. DCM понадобится чтобы сделать быструю частоту на делитель.\

Еще можете добавить точности регулировки, введя инверсию клока для одного из делителей. Только тогда усложнятся констрейны, и больше надо будет фиксировать.

[Intekus]

Насчет DCM - он там лишний, получите все прелести разбросов по PVT - никакой повторяемости.

А джиттер - это естественное следствие использования DCM-а. Вопрос не в больше/меньше, а в абсолютных требованиях, о которых ТС умолчал или ещё не думал.

PWT, Pulse Width Time? А то acronymfinder советует "Post Verification Testing" разве что.
И - действительно ли DCM добавляет джиттер, а не, наоборот, стабилизирует период (мне казалось именно второе)? А PLL - ведут себя в этом отношении также?

А джиттер - это естественное следствие использования DCM-а. Вопрос не в больше/меньше, а в абсолютных требованиях, о которых ТС умолчал или ещё не думал.

Фаза будет подбираться под требование минимума шума оцифровки, а, в итоге, там на графике "пологая долина" или "узкое ущелье" - предположений пока маловато.

Еще можете добавить точности регулировки, введя инверсию клока для одного из делителей. Только тогда усложнятся констрейны, и больше надо будет фиксировать.

А какие именно констрейны понадобятся кроме объявления синтезированного на логике тактового, как, собственно, тактового?

А как потом завести с выхода DDR-регистра (он ведь в I/O) этот клок в bufg, да еще с повторяемостью? У человека этими клоками домены внутри ПЛИС тактируются.

Хорошая идея; думаю, разница в полтакта "быстрого" >200 МГц-сигнала между {подаваемым наружу} и {используемым для тактирования внутренней логики, созданном на не-DDR-триггере} в данном конкретном случае окажется некритична. А "инверсный быстрый" можно взять с инверсного выхода того же DCM/PLL, на котором создаётся основной?