Как согласовать два клоковых региона в ПЛИС Опции

[Alexsandr000]

Уважаемые форумчане!

Есть ПЛИС Spartan - 6, в проекте возникла ошибка:

Код

Place:1355 - Component < MDO/MCD/blk00003926 > is driven by DCM or PLL
   component < MCM/pll_base_inst/PLL_ADV > placed at < PLL_ADV_X0Y2 >. This
   requires the load component to be range constrained to CLOCKREGION_X0Y5 or
   CLOCKREGION_X1Y5. Placer was not able to apply this range constraint because
   component < MDO/MCD/blk00003926 > has a LOC constraint or area group in a
   different clock region. Please check whether the user constraints and remove
   any conflicting LOCs or area groups. Note that the loads of a DCM/PLL must be
   constrained to the two adjacent clock regions to the DCM/PLL. Using DCM/PLL
   clocks to drive clock pins directly is not a recommended practice. Using a
   BUFG will give more flexibility to the placer and produce superior placement
   results.

Я так понимаю, что надо согласовать клоковые регионы, однако я пока не понимаю как=)))

[olegras]

Добавил BUFG вроде все заработало) Спасибо за подсказки!

Поздравляю.
Синтезатор больше не ругается? Например на то что в Вашем коде не определено:
1. Что подается на входы DATA_IN_IM модуля MDO
2. Куда подается клоковый сигнал clk_from_adc с выхода ibufds_clk_inst
3. куда соединены входы data_n (в UCF)