Многоразрядный накапливающий сумматор, vhdl, принцип Опции

[kkosik]

Необходимо реализовать 40-разрядный накапливающий сумматор. Входная шина 32 разряда, выходная тоже 32. Тактовая 20 МГц.
Проблема в том как это сделать. Если бы был до 32 разрядов, то входные 32 бита можно было в Integer преобразовать и потом складывать. Но функция преобразования типов больше 32 вроде бы не берет.

А вот с 40 желательно еще постараться уменьшить задержку при переносе разряда, чтобы не было конфликтов.

Наверняка, кто-нибудь да сталкивался с такой задачей. Подскажите, а?

[kkosik]

так всё-таки получится у меня "+" (плюсом) складывать два logic_vector'a? или это чревато чем-либо?
Мб действительно писать второй сумматор как компонент, подключить его к 32-ух разрядному?

[Fetronics]

так всё-таки получится у меня "+" (плюсом) складывать два logic_vector'a? или это чревато чем-либо?
Мб действительно писать второй сумматор как компонент, подключить его к 32-ух разрядному?

Есть Арифметический (накапливающий ) сумматор у КОТОРОГО ОТСУТСТВУЕТ время переноса
Работа идет вплоть до масимальной рабочей частоты ТРИГГЕРОВ на которых он построен,
так, в Цифровом ситезаторе, максимальное значение на выходе может доходить до ТАКОВОЙ,
тогда как у КЛАССИКИ предел (Найквиста) не более половины тактовой.
Запрос о деталях по Е-mail: vottp.tiv@gmail.com
Fetronics

Прикрепленные файлы

 part_3.pdf ( 699.63 килобайт ) Кол-во скачиваний: 23