Altera to Xilinx protocol, какой выбрать?, Связь по высокоскоростному каналу Опции

[mSimple]

Добрый день коллеги!

Передо мной стоит задача объединения двух плат на расстоянии порядка 300м по оптике с информационной (полезные данные) скоростью не ниже 4Гбит/с.
с одной стороны ячейка на базе Altera Stratix GX V, с другой достаточно жирный Virtex 7 (VX1140T), на каждом конце разъемы SFP+.

Задачи ячейки Stratix передавать выборки с АЦП с предварительной частотно-временной и пространственной обработкой по одному каналу
Задачи ячейки Virtex7 принимать с 16 каналов (от 16 ячеек Stratix) эти выборки, выполнять необходимую обработку и сбрасывать результат по 4 каналам объединительной платы дальше.

Вопрос встал, какой протокол использовать?
Из вариантов рассматривали OBSAI, CPRI, SFPDP, и исходя из этого заложили оптические приемопередатчики SFP+ 6,144

Купили Xilinx корку OBSAI, но в кристалле Virtex 7 (VX1140T) произошел казус - корка отказалась правильно генерить MGT, в поддержке Xilinx вежливо сказали переходить на CPRI, т.к. OBSAI устарел и больше не поддерживается (слава богу, не успели купить Альтеровскую)

Вопрос встал, что покупать теперь?
И может можно как-то дешевле их подружить на такой скорости? Желательно оставив уже заказанные SFP+ приемопередатчики.

CPRI нормально поддерживается и в Altera и в Xilinx, но стоит по 1 ляму за каждый.
SFPDP стрёмный, он хоть стоит чуть дешевле, но данную скорость (6,144) заявляет только один производитель этого IP StreamDSP, который имеет сайт из одной страницы и не является оф. партнером ни Altera, ни Xilinx.

Стал уже подумывать о самопальном протоколе, т.к. требования не очень большие:
- передавать данные из Stratix в Virtex в 80% времени
- принимать данные Stratix от Virtex в 20% времени
- с простейшим контролем целостности для осуществления повторов или каким-нибудь кодированием для восстановления, ну и скремблер естественно.

Также были мысли о SerialRapidIO, Aurora и Seriallite, но тут видимо конкуренция, простых совместимых форматов в Altera и Xilinx я не нашел, да и эти вроде как на таком расстоянии работать не будут.

Или может у кого уже есть опыт использования самопальных протоколов на подобных скоростях между Altera и Xilinx и такой добрый, что поделится исходниками?
Что посоветуете, мужики?

[warrior-2001]

Если нужно работать по данному интерфейсу и с DSP, то это существенно уменьшает выбор.
А чем обычный Ethernet 10G не устраивает?

[mSimple]

Если нужно работать по данному интерфейсу и с DSP, то это существенно уменьшает выбор.
А чем обычный Ethernet 10G не устраивает?

Что касается DSP, то в связи с отсутствием лицензии на CPRI и ее стоимостью и сроками разработки (а закупка тоже занимает не малое время) возможно откажемся от связи с DSP и останется только Strativ - Virtex
Обычный 10G не рассматриваю по многим причинам:
- куплен только для Virtex и по цене на уровне CPRI
- требует других приемопередатчиков, а эти уже закупили + не знаю как в Альтере, а в Xilinx 10Gig практически не настраиваемый и не факт что он заработает на 6.144
- он тяжелый как с точки зрения аппаратных ресурсов, так и возможны трудности на прикладном уровне (ячейки без встраиваемой ОС)
- дай бог наши трассировщики плат обеспечили работу на 6.144.

Сейчас я все же продолжаю склоняться к самопальному протоколу c FEC на базе OTN, и пытаюсь понять, что такое "эффективная работа с тактовыми и несущими", а также "частотная компенсация"

[Stewart Little]

Что касается DSP, то в связи с отсутствием лицензии на CPRI и ее стоимостью и сроками разработки (а закупка тоже занимает не малое время) возможно откажемся от связи с DSP и останется только Strativ - Virtex

Если есть желание, то с лицензией на CPRI под Аltera я могу помочь.
Ну а вопрос с CPRI под Xilinx все равно Вам придется решать самим. Кстати, а виртекс7 в Вашем случае обязателен? Может проще и дешевле переделать ячейку на тот же Stratix V (~5SGXBB, хоть он и чуть-чуть помельче, чем означенный виртекс).

[mSimple]

Если есть желание, то с лицензией на CPRI под Аltera я могу помочь.
Ну а вопрос с CPRI под Xilinx все равно Вам придется решать самим. Кстати, а виртекс7 в Вашем случае обязателен? Может проще и дешевле переделать ячейку на тот же Stratix V (~5SGXBB, хоть он и чуть-чуть помельче, чем означенный виртекс).

Спасибо за ценное предложение, пока помощь с лицензией на CPRI не требуется,
Виртекс обязателен, т.к. все железо уже разработано и передано в изготовление.

На данный момент пробуем реализовать свой протокол и пока из проблемных мест вижу только FEC.
Dec/Enc G.709 FEC в стандартных IP-core Xilinx есть, но опять таки требует лицензии + в альтере тоже пока не ясно как решать проблему с FEC.
Из бесплатных в Xilinx есть Reed-Solomon (в Альтере вроде как платный), но как он на таких скоростях работать будет неизвестно. Чую, что потянет не более 2,5G только.
В общем, будем решать проблемы по ходу, может быть и без FEC точности хватит.
В принципе по ТЗ требуется обеспечить 0,01% ошибок при передаче, что на мой взгляд по оптике реально без исправления ошибок на расстоянии не более 300м.