Spartan 6 LX25, Clock с ядра ПЛИС Опции

[likeasm]

Подскажите можно ли подать частоту с ядра FPGA, без внешнего генератора? Просмотрел UG382, английским не сильно владею, но как понял там PLL тактируется от внешнего сигнала. Учусь писать на Verilog, подскажите где покапать описание и примеры работы с PLL на Verilog для данной ситуации.

[likeasm]

Вообще-то решение есть: примитив STARTUP_SPARTAN6, выход CFGMCLK, только его частота не очень стабильна, там где-то+-20% допуск.

получается либо нормальный внешний генератор, либо танец с осциллографом после синтеза и определением погрешности периода частоты