проблема в Synopsys DC, Design is not valid top-level cell Опции

[shems]

Синтезирую Verilog RTL в Synopsys DS,
при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell.

Verilog RTL состоит из двух файлов, top_cell.v и core.v. В top_cell.v файле только инстансы Core из core.v и соединения с портами модуля top_cell. Есть ли материал где описан требования к input data?

[SM]

при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell.

Вроде вот как нынче:


$dc_shell-t
read_verilog core.v
read_verilog top_cell.v
link
#define constraints if needed
#set variabes/options if needed
compile

и всё... Что за архаические elaborate/analyze? Какая версия DC?

ЗЫ вместо компиле можно компиле_ультра

[shems]

при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell.

Вроде вот как нынче:


$dc_shell-t
read_verilog core.v
read_verilog top_cell.v
link
#define constraints if needed
#set variabes/options if needed
compile

и всё... Что за архаические elaborate/analyze? Какая версия DC?

ЗЫ вместо компиле можно компиле_ультра

У меня DC 2004 SP2. psyn_shell. Кстати в DC2005 SP2 лицензия не подходит для GUI. Можете посоветовать лекарство для GUI? Соф из нашего фтп.