altera sdc, set_max_delay Опции

[Putnik]

есть структура проекта -
top
module_1
..
module_n

CODE

module module_n (
input a, b,
output c
);

assign c = a + b;

endmodule

для подмодуля n-го уровня module_n хочу задать констрейн set_max_delay от входов до выхода

set_max_delay -from [get_ports {top|module_1:module_1|...|module_n:module_n|a}] -to [get_ports {top|module_1:module_1|...|module_n:module_n|c}] 10ns


констрейн игнорится потому что квартус не может соотнести входы/выходы a и с с портами

- можно ли get_ports использовать для внутренних модулей?
- нету у altera что то типа current_design?

[Maverick]

есть структура проекта -
top

не понял, в чем вопрос?
в общем, по констрейнам здесь
обратите внимание на текст на 65 странице - это по поводу set_max_delay

[Putnik]

не понял, в чем вопрос?

случайно отправил недописанную тему

[Maverick]

случайно отправил недописанную тему

можно вопрос, а зачем Вы используете констрейн set_max_delay???

[Putnik]

можно вопрос, а зачем Вы используете констрейн set_max_delay???

хочу чтобы задержка по указанному пути была меньше мною указанной

[Maverick]

хочу чтобы задержка по указанному пути была меньше мною указанной

так Вы ж сами можете контролировать задержку разбивая большую комбинационную схему на маленькие подсхемы и ставя регистры вначале и в конце этих подсхем (pipeline)...
Таким образом, повышается быстродействие схемы...
Я не понимаю, как квартус может уменьшить задержку, если на этом пути стоит большая комбинационная схема?

Мое мнение, у Вас для данного клокового домена в котором находится Ваша схема должен выполняться констрейн, типа

create_clock -period 100MHz -name clk [ get_ports clk ]

Выполняется? Таймквест, что говорит?

Или я чего-то не понимаю?

[Putnik]

так Вы ж сами можете контролировать задержку разбивая большую комбинационную схему на маленькие подсхемы и ставя регистры вначале и в конце этих подсхем (pipeline)...
Таким образом, повышается быстродействие схемы...
Я не понимаю, как квартус может уменьшить задержку, если стоит большая комбинационная схема?

Мое мнение, у Вас для данного клокового домена в котором находится Ваша схема должен выполняться констрейн, типа


Выполняется? Таймквест, что говорит?

Или я чего-то не понимаю?

к сожалению я не могу менять схему, не мой блок, и вся логика которую я обозначил как c = a + b, должна выполняться за один такт.

при синтезе в synopsys для асика set_max_delay помогал добиться уменьшения задержки, соответственно раз у альтеры есть такой же констрейн, он, наверно, также работает

[Maverick]

к сожалению я не могу менять схему, не мой блок, и вся логика которую я обозначил как c = a + b, должна выполняться за один такт.

при синтезе в synopsys для асика set_max_delay помогал добиться уменьшения задержки, соответственно раз у альтеры есть такой же констрейн, он, наверно, также работает

может там нужен multicycle constraints, т.е. если схема работает не на каждом такте клоковой частоты
Так все таки что говорит Таймквест? (предыдущее мое сообщение)

[Putnik]

может там нужен multicycle constraints, т.е. если схема работает не на каждом такте клоковой частоты
Так все таки что говорит Таймквест?

на каждом такте работает

таймквест говорит про отрицательные слаки в этом месте