Остановка счетчика, Qartus 7.1, EPF10K10TC144 Опции

[all505]

Не получается остановить счётчик после тога как он досчитает до 320!
В других симуляторах все работает, но в quatus-e ни в какую не хочет…
Плюс еще появляется не понятные провалы при переходе счётчика с 255>256?

Эскизы прикрепленных изображений

 

[toshas]

Забудьте про смешивание синхро-сигнала с чем-то еще!

Сделайте счетчик до 4х и на 4м такте ставьте Clock Enable (CE) на триггер.

Входные частоты и счетчика и триггера остаются неизменными - 50 Мгц, но срабатывает он только каждый 4х такт.

Если далее идет сложная схема, с большим временем распростанения сигнала (много уровеней логики) и она не укладывается во временные ограничения 50 Мгц, надо использовать multi-cycle path ограничения.

[SM]

Забудьте про смешивание синхро-сигнала с чем-то еще!

Ну не надо так категорически.... Есть случаи (не тот, что у ТС, когда клоки кратные, от одного источника и блок мелкий), когда без этого не обойтись. Например, если этот тактовый сигнал надо вывести наружу ПЛИС, или он тактирует ОЧЕНЬ большой блок (например, ядро процессора), или это прототип ASIC, где clock gating это совершенно обычное явление. Если соблюдать определенные правила, зная, что делаешь, то никаких проблем от этого не будет. Просто надо изучить все вопросы, связанные с построением безглитчевых коммутаторов тактовых сигналов, и все будет ОК.

PS
Повторюсь еще раз для всяких троллей, что это не для данного конкретного случая, где надо сформировать правильный сигнал разрешения счета, а "вообще", то есть, что не надо "забывать про смешивание". Каждому случаю - свое оптимальное решение.