Стыковка FPGA kintex 7 и DSP tms320c6678 с использованием SRIO gen2 Опции

[ArtoM]

Здравствуйте!
Используем самостоятельно изготовленную плату с установленной ПЛИС xc7k410t и DSP tms320c6678. На данном этапе идет отладка взаимодействия ПЛИС и DSP с использованием интерфейса SRIO gen 2 v1.7.

Включением питания на плате управляет мк stm8. Сначала контроллер открывает питание на ПЛИС, затем ПЛИС конфигурируется и "дает" мк разрешение на включение питаний dsp. dsp включается в соответствии с документом  TMDXEVM6678L_EVM_A102_1.pdf ( 1.16 мегабайт ) Кол-во скачиваний: 525
стр 4.
Далее мк сообщает ПЛИС о том, что DSP включен и плис прогружает PLL1 и PLL2 необходимые для работы DSP (в своем изделии повторена схема на стр. 7).

После чего, ПЛИС ожидает захвата pll1 и pll2, а затем сигналы сбросов dsp подтягиваются к единице в соответствии со схемой на стр.4.

Как только DSP сброшен выставляется сигнал DSP_RESET_STATISTIC.

Ну и наконец) Проблема в том, что инициализация порта SRIO в режиме 1gb/s 1x проходит от включения к включению платы. То есть, я могу запустить изделие, затем после прогрузки ПЛИС, вкл. DSP, после захвата PLL сконфигурировать DSP и в chipscope увидеть "работающий порт" или увидеть "нечто", что представлена на рисунке ниже.


контуры питаний на плате были тщательно проверены, PLL-ки гарантированно всегда в захвате.

Как думаете, в каком направлении копать?

Применительно к DSP хочу отметить, что если инициализация порта прошла успешно после включения, то разные режимы работы 4x 3.125gb/s, 4x 5gb/s, 1x 2gb/s, 1x 5gb/s работают адекватно, порты инициализируются.

Сообщение отредактировал ArtoM - Nov 13 2014, 13:53

[ArtoM]

Что касается питания ПЛИС, у нас есть расхождение с рекомендацией.
Последовательность активности питаний: VMGTAVTT и VMGTAVCC одновременно, VCCINT, VCCAUX, VCC0.

- плисина и сигнальник подключены напрямую или через свич?
ПЛИС и DSP подключены напрямую (точка-точка).

- клоки рапиды тактируются у них от одного генератора, или от разных?
Клоки рапиды и DSP и ПЛИС подключены к разным генераторам, точнее на dsp идет клок рапиды от PLL2 cdce62005 312.5 МГц.

На ПЛИС клок рапиды можно завести двумя путями:
- напрямую от генератора 125 Мгц
- от pll0 cdce62005, пропустив через неё сигнал генератора 125 МГц.
Пробовал эти два варианта.

- в стандартной корке рапиды от ксайлинкса есть возможность принудительно сбросить линк и порт, вы пробовали так делать?
Да, так делать пробовал, результат аналогичен.

- посмотрите что в регистрах ошибки SRIO сигнальника прописано когда все плохо.
В одном из регистров утановлен бит ошибки на прием данных. error decode 8b/10b.

- есть ли уверенность, что программа в сигнальнике стартовала?
Механизм конфигурирования DSP после подачи питания еще не отлажен.
То есть я в chipscope смотрю, что DSP_RESET_STATISTIC в 1, а затем шью dsp вручную.

- соответствует ли стартовая последовательность на 6678 даташиту?
Здесь я не совсем понял, что вы имеете ввиду. Стартовая последовательность SRIO?

Errata скачал. изучаю. Спасибо за мысли. у нас на плате revision1.)

"Причем глючила только рапида, остальное все работало нормально. Отловили случайно, заметили что если отверткой прикасаться к этой ноге, то стартует на "отлично"."

То есть у Вас также не было инициализации между ПЛИС и DSP по рапиде?

Сообщение отредактировал ArtoM - Nov 17 2014, 11:51