2 PCIe Hard IP на Cyclone5GX Опции

[Tue]

Здравствуйте. Читаю документацию на Cyclone5GX. Создаю Endpoint PCIe и пытаюсь назначить выводы. На картинках типа этой

они пишут "PCIe Hard IP block is located across Ch1 and Ch2 of banks GXB_L0"

Однако назначение выводов на Ch1 Fitter выдает ошибку размещения. Меняю выводы на Ch0 - разводит нормально. Скажите это ошибка в документации или я чего-то не понимаю ?

[Tue]

Да, по Вашей ссылке более обстоятельно рассматривается вопрос размещения PCIe. Но после просмотра возникает следующий вопрос. Вот они пишут "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4". То есть хотят, чтобы опорную частоту для трансиверов refclk заводили через GXB_RX_L0p,GXB_REFCLK_L0p / GXB_RX_L0n,GXB_REFCLK_L0n (для Ch5 GXB_RX_L5p,GXB_REFCLK_L5p / GXB_RX_L5n,GXB_REFCLK_L5n.) А почему ? Ведь есть же отдельные REFCLK0Lp / REFCLK0Ln ?

Вот это их "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4" оно только на PCIe распространяется или на любой вид протокола, который захочу сделать ?