2 PCIe Hard IP на Cyclone5GX Опции

[Tue]

Здравствуйте. Читаю документацию на Cyclone5GX. Создаю Endpoint PCIe и пытаюсь назначить выводы. На картинках типа этой

они пишут "PCIe Hard IP block is located across Ch1 and Ch2 of banks GXB_L0"

Однако назначение выводов на Ch1 Fitter выдает ошибку размещения. Меняю выводы на Ch0 - разводит нормально. Скажите это ошибка в документации или я чего-то не понимаю ?

[Tue]

Эту ссылку видел. Dedicated refclk pin считается самым лучше вариантом. А что тогда означает фраза "The CMU PLL reuires its own channel and must be placed on channel 1 or channel 4" ? В этой фразе они под channel что подразумевают ?

Нашел. Ниже таблицы 2-1, которую вы приводите написано: "The dedicated reference clock pins drive the channel PLL in channel 1 or 4 directly"