Xilinx Platform Studio и собственный AXI-мастер, не подхватывает изменения в VHDL Опции

[mr.alexeevas]

Собираю проект в XPS, в котором мой AXI-мастер пишет данные в DDR. За основу взял пример от count enable. Компилю поект в ISE Project Navigator, запускаю ChipScope, смотрю сигналы, нахожу место которое нужно поправить в VHDL, правлю, а XPS изменений не видит. После долгих манипуляций, оказалось, что ему даже и не нужен уже тот VHDL файл! я его спокойно удаляю и проект нормально собирается и компилируется!

Как заставить XPS подхватывать изменения в моем VHDL файле? Помогите кто чем может...

PS: ISE 13.3

Сообщение отредактировал mr.alexeevas - Dec 2 2014, 06:14

[Golikov A.]

в Платформ студии есть пунктик меню создать и импортировать периферию. При создании делается VHDL-Verilog файлы, и можно попросить к ним сделать ISE проект. Потом в ISE они делаются, отлаживаются, имплементируются. Потом через тот же пункт импортируются в Платформ студию. Студия работает с этим импортированным модулем.
В случае правок правиться ISE проект, имплементируется, а потом заново импортируется.

Без импорта платформ студия работает со старой версией.

[mr.alexeevas]

в Платформ студии есть пунктик меню создать и импортировать периферию. При создании делается VHDL-Verilog файлы, и можно попросить к ним сделать ISE проект. Потом в ISE они делаются, отлаживаются, имплементируются. Потом через тот же пункт импортируются в Платформ студию. Студия работает с этим импортированным модулем.
В случае правок правиться ISE проект, имплементируется, а потом заново импортируется.

Без импорта платформ студия работает со старой версией.

Я создаю свой мастер как раз через импорт переферии. Но он меня не спрашивает о создании проекта, только предлагает выбрать vhdl, проект XPS или mpd файл вроде. Далее спрашивает об интерфейсайх, подцепляет сигналы стандартные, далее спрашивает какие параметры вывести в диалоговое окно, которое вызывается из XPS и все. А где попросить создать к моему импортируемому VHDL ISE проект не нашел.

А каждый раз импортировать VHDL, создавая переферию и подключать его, мягко говоря, надоедает при отладке.

Сообщение отредактировал mr.alexeevas - Dec 2 2014, 07:59