Проблема с тактовой, хоть в какую сторону смотреть подскажите Опции

[maphin]

Чего-то совсем запутался, может кто просвятит?

Есть проект состоящий из кучи блоков куда заходит CLK, причем везде используется один тактовый сигнал 100 МГц, кристалл Virtex2-3000. В опциях проекта стоят галочки сохранять иерархию,чтобы можно было смотреть сигналы внутри каждого блока.

Проблема! Внутри блока CLK на триггерах сдвинута примерно на 2нс относительно входной!!! Причем в том же блоке но на триггерах COREGen-а все ок!
Где глюк: ModelSim, ISE, Я?

Ипользовал ISE6.2sp3, ModelSimXE_5.7g, ModelSimSE_5.7d, все модели для ModelSim ставил.

[Mad Makc]

Эта картина у вас на временном или функцмональном моделировании?
Если на временном,то ничего странного в том,что клок разъехался на 2 нс нет.Вы посмотрите клоковое дерево в FPGA-editor-цепь явно не идеальная,и небегать на ней задержки всё равно будут.Можно,кстати, разводилке указать максимальный разброс клока,если вам это критично.skew он,вроде называется.
З.ы. А сколько у вас набегает на триггерах COREGen-а ?