Чего-то совсем запутался, может кто просвятит?

Есть проект состоящий из кучи блоков куда заходит CLK, причем везде используется один тактовый сигнал 100 МГц, кристалл Virtex2-3000. В опциях проекта стоят галочки сохранять иерархию,чтобы можно было смотреть сигналы внутри каждого блока.

Проблема! Внутри блока CLK на триггерах сдвинута примерно на 2нс относительно входной!!! Причем в том же блоке но на триггерах COREGen-а все ок!
Где глюк: ModelSim, ISE, Я?

Ипользовал ISE6.2sp3, ModelSimXE_5.7g, ModelSimSE_5.7d, все модели для ModelSim ставил.

Эта картина у вас на временном или функцмональном моделировании?
Если на временном,то ничего странного в том,что клок разъехался на 2 нс нет.Вы посмотрите клоковое дерево в FPGA-editor-цепь явно не идеальная,и небегать на ней задержки всё равно будут.Можно,кстати, разводилке указать максимальный разброс клока,если вам это критично.skew он,вроде называется.
З.ы. А сколько у вас набегает на триггерах COREGen-а ?

Нифига себе 2нс, это мало я думал там не больше 0.5 нс должна быть разбежка, ведь клок все-таки по специальным трассам идет, или я не прав. Щас буду смотреть в FPGA-editor.

Трассы-то специальные.Клоковое дерево называется( см. FPGA-editor.Если иметь некоторую долю воображения,то похоже на дерево ).А задержка там накапливается не на ключах коммутации,как в обычных цепях,а на буферах(они же усилители) и на ёмкости цепи. Один усилитель даже виден и доступен- CLKBUF.Задача клокового дерева не только минимизировать разброс задержек,но и сделать его(разброс) равномерным.
Так что 2 нс-это может и нормально.Просто если что-то не работает и всё пределе стоит иногда вспомнить и про разброс клока.
Вообще про это всё подробно написано в книжках про АСИКостроение.Там целые главы выделяются про клоковые деревья (clock tree).

<Внутри блока CLK на триггерах сдвинута примерно на 2нс относительно входной!!>
"Входной" это пин?
Если разбег тактовой внутри кристалла сидящей на глобальном буфере ~2нс, это ОЧЕНЬ много, тем более для такого кристалла.
На Spartan2-200 -5 макс. skew макс. ~0.7нс.
Может у Вас до каких то частей через инвертор тактовая подходит, тогда возможно.
Синтаксис констрейна ограничивающего "разбег" тактовой (да и не только тактовой):
NET "net" MAXSKEW = 1ns;
Еще есть констрейн ограничивающий макс задержку цепи:
NET "net" MAXDELAY = 1ns;

"Входной" это выход BUFG... 2 нс сдвиг между выходом BUFG и сигналом приходящимм на триггер в блоке. Хотя P&R report пишет

+-------------------------+----------+------+------+------------+-------------+
| Clock Net | Resource |Locked|Fanout|Net Skew(ns)|Max Delay(ns)|
+-------------------------+----------+------+------+------------+-------------+
| ICLK | BUFGMUX4P| No | 2768 | 0.439 | 1.742 |
+-------------------------+----------+------+------+------------+-------------+

<"Входной" это выход BUFG... 2 нс сдвиг между выходом BUFG и сигналом приходящимм на триггер в блоке>
Не понял, а как Вы определили что имеется сдвиг между выходом BUFG и входом триггера?
Судя по отчету PAR разбег тактовой не превышает 0.45нс.
Може Вы все-таки смотрите не от выхода BUFG а от пина.