Проект для тестирования схемы питания StratixV Опции

[DuHast]

Для тестирования и отладки схемы питания StratixV необходим написать проект при котором бы ПЛИС потреблял как можно больше энергии.
Для этого должны выполняться два условия: ПЛИС должен быть хорошо загружен, триггеры должны менять своё состояние как можно чаще.

Для этого я сделал что-то типа аддитивных скремблеров которые при помощи generate выстроил друг за другом. Получилось, что при количестве выстроенных
в цепочку скремблеров 10000 ПЛИС загружен только на 10% и компиляция длится несколько часов. При увеличении количества скремблеров Quartus
вылетает уже при синтезе.

Может быть есть какие-то стандартные способы хорошо загрузить ПЛИС или кто-нибудь решал похожую задачу?
И еще вопрос. Как много потребляют DSP блоки? При тестировании я их не использую и в рабочем проекте использовать не собираюсь.

[des00]

вылетает уже при синтезе.

квартусу для пятого стратикса нужно порядка 20 - 32 гиг ОЗУ для работы. если это условие вы не выполнили, то любой проект у вас свалиться на 10% заполнения кристалла.
ЗЫ. широкий скремблер на 1024-4096 бит и сдвиговые регистры на триггерах. будет печенька хлопать аж уши заворачиваться

[DuHast]

квартусу для пятого стратикса нужно порядка 20 - 32 гиг ОЗУ для работы. если это условие вы не выполнили, то любой проект у вас свалиться на 10% заполнения кристалла.
ЗЫ. широкий скремблер на 1024-4096 бит и сдвиговые регистры на триггерах. будет печенька хлопать аж уши заворачиваться

1024-4096 бит - это ширина шины, длинна полинома или длинна генерируемой ПСП ?

[des00]

1024-4096 бит - это ширина шины, длинна полинома или длинна генерируемой ПСП ?

естественно ширины, что бы как можно больше битов переключалось за раз.

ЗЫ. я ошибся чуток, стратикс 5 требует от 8 до 28 гиг. https://www.altera.com/content/dam/altera-w...dev_support.pdf забавно что 10ая ария требует от 28 до 48 гиг. Иначе работать не будет (от слова вообще. будет частый acess violation и не гарантируемый результат синтеза/разводки)