Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Проект для тестирования схемы питания StratixV
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
DuHast
Для тестирования и отладки схемы питания StratixV необходим написать проект при котором бы ПЛИС потреблял как можно больше энергии.
Для этого должны выполняться два условия: ПЛИС должен быть хорошо загружен, триггеры должны менять своё состояние как можно чаще.

Для этого я сделал что-то типа аддитивных скремблеров которые при помощи generate выстроил друг за другом. Получилось, что при количестве выстроенных
в цепочку скремблеров 10000 ПЛИС загружен только на 10% и компиляция длится несколько часов. При увеличении количества скремблеров Quartus
вылетает уже при синтезе.

Может быть есть какие-то стандартные способы хорошо загрузить ПЛИС или кто-нибудь решал похожую задачу?
И еще вопрос. Как много потребляют DSP блоки? При тестировании я их не использую и в рабочем проекте использовать не собираюсь.
dvladim
Попробойте кольцевые генераторы.
des00
Цитата(DuHast @ Mar 11 2015, 02:05) *
вылетает уже при синтезе.

квартусу для пятого стратикса нужно порядка 20 - 32 гиг ОЗУ для работы. если это условие вы не выполнили, то любой проект у вас свалиться на 10% заполнения кристалла.
ЗЫ. широкий скремблер на 1024-4096 бит и сдвиговые регистры на триггерах. будет печенька хлопать аж уши заворачиваться wink.gif
DuHast
Цитата(des00 @ Mar 11 2015, 06:21) *
квартусу для пятого стратикса нужно порядка 20 - 32 гиг ОЗУ для работы. если это условие вы не выполнили, то любой проект у вас свалиться на 10% заполнения кристалла.
ЗЫ. широкий скремблер на 1024-4096 бит и сдвиговые регистры на триггерах. будет печенька хлопать аж уши заворачиваться wink.gif

1024-4096 бит - это ширина шины, длинна полинома или длинна генерируемой ПСП ?
des00
Цитата(DuHast @ Mar 11 2015, 12:25) *
1024-4096 бит - это ширина шины, длинна полинома или длинна генерируемой ПСП ?

естественно ширины, что бы как можно больше битов переключалось за раз.

ЗЫ. я ошибся чуток, стратикс 5 требует от 8 до 28 гиг. https://www.altera.com/content/dam/altera-w...dev_support.pdf забавно что 10ая ария требует от 28 до 48 гиг. Иначе работать не будет (от слова вообще. будет частый acess violation и не гарантируемый результат синтеза/разводки)
DuHast
Цитата(des00 @ Mar 11 2015, 08:07) *
ЗЫ. я ошибся чуток, стратикс 5 требует от 8 до 28 гиг.

у меня 32 и другие проекты с хорошей загрузкой компилятся нормально.
des00
Цитата(DuHast @ Mar 11 2015, 14:37) *
у меня 32 и другие проекты с хорошей загрузкой компилятся нормально.

Круто, аж завидно. Стыдно признаться на рабочей машине до сих пор 3 гига, остальное на удаленных серверах sm.gif Проверьте параметр Verilog loop limit, может быть тут ограничение на 10000 в генерейте зарыто
alexadmin
Цитата(DuHast @ Mar 10 2015, 22:05) *
Для тестирования и отладки схемы питания StratixV необходим написать проект при котором бы ПЛИС потреблял как можно больше энергии.
Для этого должны выполняться два условия: ПЛИС должен быть хорошо загружен, триггеры должны менять своё состояние как можно чаще.


Вот такое делал http://opencores.org/project,highload. Параметры подбирать по потребностям. Основная идея - разбить проект на много параметризированных модулей, с одним единственным гигантского размера синтезаторы плохо справляются.
SM
Цитата(des00 @ Mar 11 2015, 10:54) *
Verilog loop limit, может быть тут ограничение на 10000 в генерейте зарыто

Оно на генерейты, вроде, не распространяется. Это на простые for / while / forever
des00
Цитата(SM @ Mar 11 2015, 16:56) *
Оно на генерейты, вроде, не распространяется. Это на простые for / while / forever

да с последними версиями кто их знает. последний рабочий квартус с таким параметром 9.1сп2 как раз, я потом еще в саппорт долго писал что в старших параметр работает не корректно. Может "починили" так sm.gif
DuHast
Цитата(des00 @ Mar 11 2015, 10:54) *
Круто, аж завидно. Стыдно признаться на рабочей машине до сих пор 3 гига, остальное на удаленных серверах sm.gif Проверьте параметр Verilog loop limit, может быть тут ограничение на 10000 в генерейте зарыто

У меня на рабочей машине ещё 9-й квартус стоит, и лицензия слетела. Работаю вна удалённом сервере.
По поводу generate я соврал у меня этот блок вообще в графике нарисован, но про 10000 - это правда.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.