Метастабильность по входу CE для FF Xilinx, Есть? Нету? Опции

[MegaVolt]

Может кто находил толковую доку на тему метастабильности по входу CE для триггеров Xilinx. Т.е. что плохого будет если не будет соблюдаться setup/hold для этого входа?
1. Данные будут неопределены (метастабильность)?
2. Данные могут защёлкнуться или не защёлкнуться но метастабильности не будет.

[Dr.Alex]

1. Данные будут неопределены (метастабильность)?
2. Данные могут защёлкнуться или не защёлкнуться но метастабильности не будет.

1) вероятность 0,00000000001%
2) вероятность 99,99999999999%

[MegaVolt]

1) вероятность 0,00000000001%
2) вероятность 99,99999999999%

Спасибо
Одно не понятно если с CE всё так хорошо почему его не используют в схемах для перехода из одного домена в другой?

Сообщение отредактировал MegaVolt - Jun 10 2015, 06:00

[Dr.Alex]

Спасибо
Одно не понятно если с CE всё так хорошо почему его не используют в схемах для перехода из одного домена в другой?

Как уже сказали, CE это обычный пин.
Только я не понял, что вы называете "хорошо".
Хорошо или плохо, зависит от задачи.
Если вас волнует один провод, поставьте один синхронизатор и всего делов.

[MegaVolt]

Как уже сказали, CE это обычный пин.
Только я не понял, что вы называете "хорошо".

Хорошо это если на данных стоит 1 а асинхронный сигнал затащить на CE и на выходе не будет метастабильности.

Однако по сказанному выше понимаю что будет.
Собственно вопрос снят.
Спасибо

[Dr.Alex]

Собственно вопрос снят.

Чё-то у меня нет ощущения что вопрос снят :-)))))
Во-первых, нужно писать на HDL, а не рисовать схему, поэтому вы всё равно не будете знать, куда придёт ваш сигнал.
Во-вторых, рассуждать о метастабильности в терминах "будет - не будет" это жуткое дилетантство.
Она характеризуется вероятностью появления, которая крайне низка, но никогда не 0.
Поэтому в зависимости от ситуации вы либо можете на неё забить вообще,
либо просто поставить лишний триггер-синхронизатор, и тем самым гарантировать что в случае появления она не распространится дальше.
В вашем случае именно так и нужно поступить просто потому что это просто.

[MegaVolt]

Чё-то у меня нет ощущения что вопрос снят :-)))))

Снят снят

Во-первых, нужно писать на HDL, а не рисовать схему, поэтому вы всё равно не будете знать, куда придёт ваш сигнал.

Я ещё помню 155 серию )) По этому я ещё долго буду рисовать схемы )) и переводить их на xHDL

Во-вторых, рассуждать о метастабильности в терминах "будет - не будет" это жуткое дилетантство.
Она характеризуется вероятностью появления, которая крайне низка, но никогда не 0.

Для данных само собой. Я выяснял так ли это для CE Может по каким то причинам вход CE свободен от этой особенности.

В вашем случае именно так и нужно поступить просто потому что это просто.

Не люблю ставить нечто не понимая до конца его необходимость.

[Shivers]

Снят снят Я ещё помню 155 серию )) По этому я ещё долго буду рисовать схемы ))

Про 155 серю хорошо вспомнили - так и надо, начинать со схематика. К слову, про setup-hold, если хотите увидеть "как оно работает", раздобудьте схему триггера зайлинкса, и промоделируйте на спайсе. Очень хорошо и понятно будет про метастабильность и прочее.

Ограничения по setup даются с некоторым запсом в расчете на паспортные PVT углы эксплуатации ПЛИС. Т.е. нарушения ведут лишь к сужению диапазноа температур и питаний, где ПЛИС будет работать. При маленьких нарушениях, в комнате будет не заметно. При больших - микросхему придется морозить, чтобы работала без сбоев ) А если с холдом проблема - тогда наборот нагревать может понадобиться :Р

[Lmx2315]

Уважаемые, объясните в двух словах про метастабильность - если я ищу фронт у импульса через такую конструкцию:

CODE

reg [3:0] front1;
always @(posedge clk) front1<={front1[1:0],start}
if (front1==3'b011) .......

и на длительность импульса приходится минимум 4 такта клоковой частоты, мне же нечего боятся метастабильности?
з.ы.
прошу прощения за оффтопик.

[Shivers]

[code]reg [3:0] front1;
always @(posedge clk) front1<={front1[1:0],start}

IF-ы выкиньте.

В двух словах:
разряд 0 сдвигового регистра- наибольшая вероятность метастабильности, использовать нельзя
разряд 1 - вероятность меньше, в обычных применениях можно использовать, в высоконадежных - нет.
разряд 2 - веротяность метастабильности еще меньше. в высоконадежных системах использовать можно.
разряд 3 и далее - вероятность метастабильности почти 0. Но если копать теорию, то по тереме Марино метастабильность будет присутсовать всегда, хоть тысячу разрядов поставьте в сдвиговый регистр.

Будем исходить из того, что у вас обычная система. Следовательно, используйте разряды 1,2.. и т.д.
Фронт, про который вы спрашивали:

assign rise = front1[1] & ~front1[2];

[XVR]

Не забудьте про один подводный камень -

Код

always @(posedge clk) front1<={front1[2:0],start}

Если вы в этой конструкции не будете потом использовать front[1:0], а возьмете front[2] и далее, то синтезатор вполне может свернуть начальные биты в примитив сдвигового регистра (SLR16), а он в качестве CDC синхронизатора не работает

[TRILLER]

..примитив сдвигового регистра (SLR16), а он в качестве CDC синхронизатора не работает

Поясните пожалуйста.

[des00]

Поясните пожалуйста.

SRL16 и ее аналоги это память с генераторами адреса, бороться с метастабильностью не может. ISE/Vivado/Quartus обожают их пихать по поводу и без. Простой способ борьбы добавление асинхронного сброса (и то не всегда, симплифай умеет обоходить это) или атрибуты синтеза