Метастабильность по входу CE для FF Xilinx, Есть? Нету? Опции

[MegaVolt]

Может кто находил толковую доку на тему метастабильности по входу CE для триггеров Xilinx. Т.е. что плохого будет если не будет соблюдаться setup/hold для этого входа?
1. Данные будут неопределены (метастабильность)?
2. Данные могут защёлкнуться или не защёлкнуться но метастабильности не будет.

[Krys]

ug384, это на спартан6. Вчитывался-вчитывался в параграф про сдвиговые регистры, ничего не нашёл, что бы хоть как-то косвенно указывало на имитацию. Более того, нашёл косвенные подтверждения обратного: наличие цепочного соединения сдвиговых регистров. Согласно рисунку 19 на странице 27, SRL имеет отдельный выход старшего бита для цепочного соединения, но и отдельный выход для динамического выбора какого-либо промежуточного бита. В случае имитации потребовалось бы 2 порта на чтение и один порт на запись, все с разными адресами, т.е. нужна 3-портовая память. С одной стороны, нигде не говорится, что она не 3-портовая внутри (по выводам снаружи она 2-портовая). Но с другой стороны, не слишком ли много усложнений для этой самой имитации: городить внутренний, не используемый снаружи, третий порт, городить 3 счётчика доступа...? Не проще ли сделать сдвиговый регистр "в лоб", подсоединив выход более младшего бита ко входу более старшего?

[des00]

Вчитывался-вчитывался в параграф про сдвиговые регистры, ничего не нашёл, что бы хоть как-то косвенно указывало на имитацию.

:-e :-e :-e
ug331.pdf -> Spartan-3 Generation FPGA User Guide -> Section 1: Designing with Spartan-3 Generation FPGAs -> Using Look-Up Tables as Shift Registers (SRL16) -> Shift Register Architecture
ug384.pdf -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 3: Diagram of SLICEM
и там же -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 17: 32-bit Shift Register Configuration + текст выше

[Krys]

ug384.pdf -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 3: Diagram of SLICEM
и там же -> Spartan-6 FPGA Configurable Logic Block -> Spartan-6 FPGA CLB -> Slice Description -> Figure 17: 32-bit Shift Register Configuration + текст выше

Да именно это я и перекопал вдоль и поперёк, о чём писал в прошлом сообщении. Ну не вижу я там чего-то, откуда бы следовало, что сдвиговый регистр имитируется на принципах построения FIFO на памяти.
То ли мы о разном говорим, то ли что... Потому что вот тут Вы ссылаетесь на документ, где, наоборот, прямо показано противоположное:

ug331.pdf -> Spartan-3 Generation FPGA User Guide -> Section 1: Designing with Spartan-3 Generation FPGAs -> Using Look-Up Tables as Shift Registers (SRL16) -> Shift Register Architecture

Здесь на рисунке 7-2 на стр. 230 в явной форме виден классический сдвиговый регистр, без всякой имитации. Хотя, допускаю, что здесь показано лишь логическое построение сдвигового регистра, его функциональность. Физически это всё равно может быть реализовано в виде имитации. Но тогда эти хилые индусы - эдакие запутывальщики )))

[des00]

Да именно это я и перекопал вдоль и поперёк, о чём писал в прошлом сообщении. Ну не вижу я там чего-то, откуда бы следовало, что сдвиговый регистр имитируется на принципах построения FIFO на памяти.
То ли мы о разном говорим, то ли что... Потому что вот тут Вы ссылаетесь на документ, где, наоборот, прямо показано противоположное:
Здесь на рисунке 7-2 на стр. 230 в явной форме виден классический сдвиговый регистр, без всякой имитации. Хотя, допускаю, что здесь показано лишь логическое построение сдвигового регистра, его функциональность. Физически это всё равно может быть реализовано в виде имитации. Но тогда эти хилые индусы - эдакие запутывальщики )))

Простите меня великодушно, но вы либо издеваетесь либо вам отказывает логика здравого смысла и вам принципиально тролить по черному.
Черным по белому :

With the SRL16 configuration, the fixed LUT values are configured instead as an addressable shift register (see Figure 7-2). The shift register inputs are the same as those for the synchronous RAM configuration of the LUT: a data input, clock, and clock enable (not shown)